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最近の非常にPin数が増大したFPGAは、さらにユーザー設定可能なピンの構成や様々なアサインメント・ルールの適用が必要です。これがFPGAピン・マッピングにかかる時間を非常に増大させる原因になっています。マニュアルでのピン・アサインは設計サイクルの増大を余儀なくし、PCBプロトタイプの不必要なRe-Spinのリスクを増加させています。ケイデンスは二通りの配置ベース自動ピン・アサインメントによって、従来のマニュアルによるピン・アサインメントの工程を自動にしました。
Allegro FPGA System Planner は段階的なFPGA-PCBコ・デザインのソリューションを提供することで、ユーザーは最適化された配置ベースの自動ピン・アサインメントを複数のFPGAに対して行なうことが可能になりました。さらに、このソリューションは、配置後もしくはPCBの配線を行なっている最中にも、ピン・アサインメントの最適化へのフィードバックを行なうことが可能です。
OrCAD FPGA System Planner によって、ユーザーは最適化された配置ベースの自動ピン・アサインメントを、OrCAD CaptureベースでシングルFPGAに対して行なうことが可能になりました。
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