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PCBのフロントエンド設計には最終製品の機能に対するトレードオフの判断と、設計の制約に対する正確な取り込みが必要とされます。ケイデンスのテクノロジは様々な設計手法のアプローチを正確なシミュレーションとトレードオフ分析によってサポートします。
サポートされているコンストレイント・ドリブン設計フローは、スケマティック設計、PCBレイアウト、解析シミュレーションを統合しています。設計制約、ネットクラス、バス、拡張ネット、ディファレンシャル・ペアを管理します。
部品や最適化されたサブアセンブリ・データのライブラリ化や再利用機能を使い、直感的で迅速なスケマティック編集と階層設計を可能とします。FPGAやPLDの組み込みも自動化しています。
Allegro Design Entry HDL のスケマティックをPDFに変換し、デザインを安全にファイルデータとして生成します。
大規模かつ複雑な設計において生産性を大幅に高めるために、従来のスケマティック、HDLに加えて新しいスプレッドシート形式の入力手法を提供する強力なデザインエントリ環境です。
高速で直感的なデザイン入力でありながら全ての機能を取り揃えたエントリツールで、階層設計やバリアント機能を通して、複雑なデザインのスケマティック編集を可能に供します。強力なコンポーネント情報管理システム(CIS)が、選ばれた最新の部品の使用を促進し、デザイン入力のTAT削減を推進します。
最近の非常にPin数が増大したFPGAは、さらにユーザー設定可能なピンの構成や様々なアサインメント・ルールの適用が必要です。これがFPGAピン・マッピングにかかる時間を非常に増大させる原因になっています。マニュアルでのピン・アサインは設計サイクルの増大を余儀なくし、PCBプロトタイプの不必要なRe-Spinのリスクを増加させています。ケイデンスは二通りの配置ベース自動ピン・アサインメントによって、従来のマニュアルによるピン・アサインメントの工程を自動にしました。
Allegro FPGA System Planner は段階的なFPGA-PCBコ・デザインのソリューションを提供することで、ユーザーは最適化された配置ベースの自動ピン・アサインメントを複数のFPGAに対して行なうことが可能になりました。さらに、このソリューションは、配置後もしくはPCBの配線を行なっている最中にも、ピン・アサインメントの最適化へのフィードバックを行なうことが可能です。
OrCAD FPGA System Planner によって、ユーザーは最適化された配置ベースの自動ピン・アサインメントを、OrCAD CaptureベースでシングルFPGAに対して行なうことが可能になりました。
正確なシミュレーションによる製造前の問題の早期発見は時間と予算を節約します。ケイデンスのアナログ・ミックスシグナル(AMS) シミュレータは、正確なモデリング、検証、デザインの最適化を可能とし、リスクを低減します。
アナログ・ミックスシグナル回路を迅速に且つ完全にシミュレーションし、生産性とデータの完全性を向上させます。Advanced Analysisはスモーク解析や、モンテカルロ解析を用いたコンポーネントのイールド観測により、どのコンポーネントに過度のストレスがかかっているかを解析し、ボードの故障を防ぎます。
短縮されるデザインサイクルと制約を持つネットの増大は、問題の予見性の向上と、デザイン・ターンアラウンドの短縮を実現するPCB 設計手法の導入を必要なものとします。ケイデンスのレイアウトと配線の技術は、要求に合わせて段階的な構成になっていて、使い易く、コンストレイント・ドリブンのPCB 設計ソリューションを提供し、さらにシンプルな設計から複雑な設計まで、PCB RF エッチコンポーネントを持つものにまで対応します。
デザイン分割、RF設計機能、Global Route Environmentテクノロジなどの強力な機能で、配置・配線から製造までを通して設計を高速化します。実証されている生産性の向上機能が設計者に提供され、のすばやい量産の立ち上げをサポートします。
実証された段階的なプロダクト構成は、使いやすいPCB編集と配線のソリューションを提供します。全ての設計工程を網羅した完全な機能のセットと、設計と一体となったPCB設計環境は、設計の発想から製造まで導きます。
シグナルやパワー・インテグリティへの要求は信号速度、論理実装の複雑度、微細化が増すごとに強まっています。ケイデンスのテクノロジは単純な電気的解析から、数ギガヘルツ・レンジで複数ボードにまたがるシグナルのシミュレーションまでカバーします。
進んだシグナル・モデリングを制約と電気的な解析のために提供します。多ネットの高速システムを、単一もしくは複数ボードレベルでシミュレーションします。
接続のトポロジの探究、解析、デザインを可能とし、回路の信頼性や性能を向上し試作のやり直しをなくします。レイアウトの前後でどの段階でもシグナル・インテグリティの解析を行うことができます。
デスクトップから現在のコンポーネント情報や設計データをアクセスすることは費用効果の高い、納期どおりのプロジェクト遂行に必須のものです。ケイデンスのライブラリと設計データ管理環境は部署間やデザイン・チェーンの協働作業や管理のための進んだ機能を提供します。
チーム・デザイン設計環境を提供し、さらに生産性の向上、エラーの削減を目指している環境ツールで、ライブラリの開発と設計拠点への配布、データ管理、プロセス管理が統合されています。
スケマティック、PCBフットプリント、デジタル・シミュレーションのマップファイルの生成と検証を大幅に高速化し、ライブラリ作成者それに設計者が、多ピンカウントのデバイス・ライブラリ作成期間を何日というレベルから分の単位に短縮します。
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