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SiPや複雑なIC パッケージの設計には、チップとパッケージ間の一体化された統合設計環境が必要となります。ケイデンスのフィジカル・レイアウトとコ・デザインのテクノロジは強力なモデリング機能とシミュレーション環境を提供し、設計の早い段階で情報に基づく設計の早期トレードオフ分析を可能とします。
先進のパッケージ・デザインと並行して設計されるICの開発を統合します。早い段階でフィジカル、電気的、そしてコストのトレードオフを解析します。コンストレイント・ドリブンの設計手法を用い、接続性、配線性そしてSIを最適化します。
ICパッケージの3D表示とワイヤボンドのデザインルールチェック（DRC）を提供します。ソリッドモデル・ビューワで、マークアップを行うことができ、ビューワ内でワイヤボンドのプロファイルを改善することができます。
シグナル・インテグリティとパッケージのキャラクタライゼーションは、デザインがシステム性能に与える影響を評価するために必須のものです。ケイデンスのテクノロジは、統合されたSI解析、モデリング、そしてシミュレーションを提供し、スケジュールとコストをコントロールしながら設計品質を検証します。
正確な3Dのシミュレーションモデルを使い、ICパッケージのバーチャルプロトタイプ・デザインとシミュレーション環境をお届けします。設計データベースからのダイレクト・リード／ライトは、重要な設計の決定に高速で正確な解析モデルを提供します。
SPICEベースのシミュレーションと、組み込まれ統合されているサードパーティの3Dフィールドソルバを使い、デジタルのSI解析とインターコネクト・モデル抽出が統合されています。ダイtoダイやサブストレートの相互接続のインタラクティブな編集を可能とします。
RF SiPの設計手法をアーキテクチャ設計から製造まで、実証されている設計例による設計フローのレビューが可能です。RF/ワイヤレスの応用分野に対し、例題を含めたソフトウェアのソリューション・セットを提供します。習得と生産性の向上を加速します。
SiPの開発は、IC-Package間のインターコネクトの接続ストラテジに基づくべきで、ICチームと直接コ・デザインを行なう必要があります。ケイデンスのソリューションはI/Oの最適化、トレードオフ・シミュレーション、そしてコンストレイント・ドリブンの開発を提供します。
設計の最初の段階で実現される最大の機能と性能を確認することができます。様々なトレードオフを評価し、ICのI/Oパッドリング/アレーのコ・デザインを最適化します。
制約／ルールズ・ドリブンのサブストレート・レイアウトと、インターコネクト設計の完全な環境を提供します。3D のDieスタック/編集機能や総合的なサブストレートのDFM機能が含まれます。
ハンドヘルド・デバイスにおけるミックス・シグナルの応用はSiP 設計を促進しますが、RF機能の統合は性能をより複雑にします。ケイデンスのアナログとRF SiP 設計はチップの設計データから始め、パッケージレベルのシミュレーション、最適化そして検証を可能とします。
RF/アナログICと複雑なIC パッケージ・サブストレートに対し、単一の回路図により表現され、さらにシミュレーションのソリューションを提供します。Pcellテクノロジに基づいた、パッケージのサブストレート・レベルのパッシブ・ストラクチャの生成をサポートします。
制約／ルールズ・ドリブンのサブストレート・レイアウトと3Dインターコネクト設計の完全な環境を提供します。サブストレート・レベルのパッシブ・ネットワーク・ストラクチャを含め、配線後の寄生RC抽出を可能とします。
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