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レイアウト後、RF設計者はデザインに戻り寄生RCを抽出し、どこで寄生RCの影響が問題を引き起こすかを決定するためにもう一度シミュレーションを行わなければなりません。寄生RC抽出のケイデンスのソリューションにより、デザインにおける全ての寄生RCの影響の全体像を容易に把握することができ、リアルタイムでデザインルールの違反にフラグを立てすばやくそれらを修正することができます。
チップ全体の寄生RCをすばやく正確に抽出し解析します。タイミング収束を早め、より高い品質のシリコンを提供します。
システム設計からテープアウトまでのRFICデザインフローをRFアプリケーションで代表的なデザインと共に実証された、検証済の手法のパッケージを提供。