Cadence Design Systems, Inc.

RF ICの設計におけるチャレンジ
RF IC設計で、まずあげられる課題がワイヤレス・トランシーバーRF IC のような大規模ICにおける機能検証です。また、高速デバイスでは、寄生インダクタンスを含めた寄生素子や、受動素子のモデリングがノイズの問題とともに課題となります。故に、RF IC設計のフローに求められるのは、通常、ポスト・レイアウトのシミュレーションによって顕在化する問題をより効果的に、より早い段階で設計プロセスに反映させることです。

RF IC設計において次にあげられる課題が、周波数領域と時間領域の双方での解析です。どちらの解析手法をとるかは設計の種類や回路の規模、もしくは設計者の好みに依存しますが、設計環境としては、両方の手法を統合された設計環境から選択することのできる柔軟性が求められます。

従来、さまざまなICと受動素子の組み合わせで実現されていたRF機能のICへの統合もまた、RF ICの設計に大きな影響を与えています。今日、多くのRF ICがAD/DAコンバーターや、PLLをデジタル・シンセサイザーとともにチップ上に搭載しています。また、RFのブロックを大規模SoCに搭載する試みもなされています。また、依然多くの設計においてはSiP(System in Package)がRF機能の実現のために採用されていますが、このSiPもまた、同様な検証方法の問題を抱えています。

RF IC設計における課題

・	シミュレーション時間の最適化
・	検証の実現
・	ブロックもしくはチップレベルでの詳細な解析
・	寄生素子を十分に反映したシミュレーションの管理
・	早期、かつ反復してノイズ、IR、EMの解析が行われること
・	レイアウトの自動化の導入
・	設計プロセスに応じた数段階の抽象度による受動素子のモデリングの用意

これらの課題は、統合された設計環境によって解決されるべきですが、この環境は、単にRF設計者にとって使い勝手のよいものであるばかりでなく、アナログ・ミックス・シグナルの領域をサポートしている必要があります。また、数段階の異なる抽象度による、フロントからバックエンドへの包括的な設計フローが用意されることにより、回路設計における要求事項と、物理設計における要求事項が、設計の段階が進むにつれ、回路設計者とレイアウト設計者の間で十分に意思の疎通が図られ、情報の交換が行われるよう、設計工程が用意されなくてはなりません。

VirtuosoプラットフォームRF IC設計フロー
ケイデンスでは、これらの設計課題に取り組むために、RF ICフローをリリースいたしました。
（この件に関するプレスリリース）
このフローでは、アジレント社とHelic社(注1)をパートナーとした、包括的なフローを実現しています。

参照設計IP
Virtuoso®のRF ICフローはフロントからバックエンドまでの包括的なフローとなっており、Helic社から提供された802.11 ワイヤレスLANのトランシーバーを0.18umのGeneric PDKとともに採用いたしました(図1)。参照設計IPはRFのフロント・エンドとアナログ・ベースバンドをオンチップのパワーアンプとともに集積しております。

VirtuosoのRF ICフローでは、ポスト・レイアウトの寄生インダクタンスに加え、基盤寄生素子を高精度に抽出し、考慮したシミュレーションを提供します。また、パートナーであるHelic社のスパイラル・インダクターのレイアウト生成ツールと、Agilent社のEM解析ツールおよびRF設計環境をともにフローに統合しており、トップダウンの設計スピードと、ボトムアップのシリコン精度を共に実現するMeet-in-the-MiddleアプローチをRF IC設計のために実現したフローとなっております。(図2及び図3)

(注1)アジレント社とHelic社については、以下URLをご参照下さい。
アジレント社
http://eesof.tm.agilent.com/products/rfdej.html

Helic社
http://www.helic.com/products_VeloceRF.html

動作モデルの自動生成
DCMは、モデル抽出のためのコクピットとなるツールです。現在、アナログ・ミックス・シグナルおよびデジタル・ブロックをサポートしていますが、最新のバージョンでは、ユーザーの独自モデルがOpen-DCMによりサポートされます。また、現在、開発チームはRF設計用のモデルのサポートにも取り組んでおります。(図4)

インダクタンス／基盤寄生素子解析
RF設計においては、インダクタンスと基盤寄生素子の影響を無視することはできません。ケイデンスが新たにリリースしたシリコン解析ソリューションであるAssuraRFは、高精度なRLCk抽出機能と、基盤寄生素子の抽出技術を提供します。(図5)

AssuraRFは基盤寄生素子を考慮した抽出をサポートする。
基盤の理想モデルを使った設計や基盤寄生素子を無視した設計フローを
採用した際におこるチップの誤作動を防ぐことが可能となる。

ポスト・レイアウト・シミュレーション
ますます複雑化するRFミックス・シグナルICの設計には、DCから数GHzまでをカバーすることのできる高速SPICEによるシミュレーション技術が必要となります。Virtuoso UltraSim 高速SPICEシミュレーターは、PLL、GHz帯ADコンバータ、ボルテージ・レギュレータに適用が可能であり、新規に開発したEnvelope解析機能が新機能として用意されました。(図6)

なお、RF IC設計フローでは、フローのデモやワークショップが無料でご利用いただけます。また、フローのWhite Paper (技術解説)がWebよりご利用いただけますので、ご参照ください。
http://www.cadence.com/products/custom_ic/reference_flow.aspx

日本ケイデンス・デザイン・システムズ社 マーケティング本部 プロダクトマーケティングマネージャー、CIC 岸本　毅