RTLやネットリストなど設計データがまだ存在しないSoC企画段階において、正確なチップ見積りを行うケイデンスの新しいソリューションを紹介します。
アーキテクチャ仕様を実現するために適切なIPを選択することは、SoC開発の初期段階において大変重要です。ケイデンスは、IP情報ポータル・サイト「ChipEstimate.com」を提供し、SoC開発アーキテクト、設計者、プロジェクト責任者など幅広いユーザによるIP検索及び比較検討をサポートしています。
このサイトには、IPベンダー約200社が供給する7,000種類以上のIPが登録されており、約20,000人の登録ユーザに利用されています。また、TSMC社やCommon Platformなど主要ファンダリの推奨IPカタログとしても広く活用されています。
図1はChipEstimate.comのトップ・ページです。IPユーザは、探索したいIPのキーワードを入力することによって必要なIPを探索し、availability、使用実績などの基本情報を容易に得ることができ、データシートをダウンロードすることも可能です。また、特定FABベンダーのプロセス・ノードを指定することで、ターゲット・プロセス向けに開発されたIPや開発実績のあるIPを検索することも可能です。
一方、IPを外販するベンダーにとっては、本サイトにIPを登録することによって宣伝、営業活動支援ツールとして活用することができます。
図1：IP情報ポータル・サイト「 ChipEstimate.com」
約200社7,000種類のIP情報を掲載
チップ・プランニング・ツールのお試し版「InCyte Lite」も無料でダウンロード可能 さらにユーザは、このサイトに登録されているIPの基本情報をもとに、ケイデンスのチップ見積りツールCadence InCyteChip Estimator（InCyte）を使ってチップ設計のトレードオフ解析、コスト解析を実行することができます。InCyteはWindows/Unix上で動作するケイデンスの新製品で、RTLやネットリストがまだ存在しない段階でのチップ見積環境を提供します。チップに搭載するIPの情報（ゲート数、消費電力、ピン数）、使用プロセスの情報、デザイン固有の情報（入出力ピン数、パッケージ情報）など様々なパラメータをベースに、チップ・サイズ、消費電力、タイミングなどを正確に見積ります。また、入力パラメータを変更した場合の見積結果比較も容易にできるので、例えば90nm->65nmへテクノロジ・マイグレーションを行った場合のwhat-if解析などにも活用できます。また、パッケージやマスクの平均コストなどの価格情報を基に、チップ価格を予測する機能も提供されているため、ユーザは様々なIPを選択しながらアーキテクチャのトレードオフ解析を行うと共に、最適なビジネス判断をすることもできます。さらにInCyteは、チップ見積時に生成されるフロアプラン情報をDEF形式で出力することができます。また、選択IP情報からトップ階層VerilogやSDC、パワー・モード仕様からCPF、さらにSoC Encounterの起動スクリプトなどを自動生成することも可能で、InCyteの見積結果を起点としたインプリメンテーション設計を速やかに開始することができます。ChipEstimate.com上で、InCyteの無料お試し版（InCyteLite）をダウンロードすることができますので、ぜひお試しください。
図2：Cadence InCyte Chip Estimator
ユーザによって指定されたIP、使用プロセス、入出力ピン数などの入力情報を
もとに、チップ・サイズ、消費電力、タイミンコストなどを
見積るチップ・プランニング・ツール |
