THE SOUND OF CADENCE Vol.70 (June 2009)

ミックスシグナル設計と検証の課題

はじめに

なぜミックスシグナル検証は重要なのでしょうか？

SoCデザインに含まれるミックスシグナル・ブロックの割合は、製品の差別化を行うための重要なアイテムとして着実に増え続けています。実際の世界では、すべての現象は連続的でありアナログです。LSIの世界では、SoCハイエンド・プロセスによる優れたデジタル演算パフォーマンスを実世界へ伝えるために、ミックスシグナル回路を通じてアナログへ変換されています。 ここでは、ミックスシグナル検証のコンセプトと、ケイデンスが開発しているSoCミックスシグナル検証向けのツールおよびテクノロジをご紹介します。

ミックスシグナル検証の要求

ケイデンスは、市場の要望に呼応しデジタル検証メソドロジとして検証IP（SpecmanやIncisive Verification IP）を提供しています。これらのツール群は、設計者のカバレッジ・ドリブン検証として使用され、デザイン・リスピンを削減するために日々リグレッション・ランが行われています。これまでは残念ながら、SoC設計者の検証手法は、デジタル設計に対する検証しかサポートされていない状況が続いていました。

現状のミックスシグナル検証アプローチ

現在、SoC設計者のミックスシグナル設計向けの検証手法は2種類存在します。 ひとつはミックスシグナル・シミュレータを利用する手法で、もうひとつはミックスシグナル回路をブラックボックス化する手法です。それぞれの手法にはメリット、デメリットがあります。 SPICE-Verilogのコ･シミュレーションは、アナログ・ブロックにはSPICEを使用し、デジタル・ブロックにはVerilogを使用します。もちろん、すべてをトランジスタ・レベルでシミュレーションすることに比較すると非常に高速です。SPICE-Verilogシミュレーションは、SPICEレベルに近い精度を提供し、全体回路をSPICEでシミュレーションすることに比較するとスピードは非常に高速ですが、デジタル・シミュレーションと比較すると非常に遅いことが分かります。アナログ設計者にはSPICE-Verilogシミュレーションは非常に有用ですが、SoC検証にはこの手法は現実的ではありません。 結果として、ミックスシグナル・ブロックをブラックボックス化する手法がデジタル設計者には好まれて利用されてきました。 このケースでは、Verilogタイミング・モデルがミックスシグナル・ブロックに対して作成され使用されます。この手法の利点は、設計者が既存ツールと設計手法をそのまま設計検証に使用することができることです。また、欠点としては、アナログの特徴が無視されてしまい、設計の機能的な検証ができないことです。この手法は、これまでのシンプルなデザインでは、なんとかうまく機能していましたが、設計の複雑化やアナログ/デジタル・コンポーネントの密な連携が要求されることに伴い検証が不完全となり、デザイン･リスピンの増加へ繋がってしまっています。

ミックスシグナル検証の新しい手法

ケイデンスは、既存の手法の良いところを融合させた理想的なミックスシグナル検証ソリューションを提案します。 まず、新しいソリューションも既存のデジタル・シミュレーション・ツールと検証メソドロジ・ベースである必要があります。これはソリューションのパフォーマンスを最大限に引き出すとともに、設計者が簡単に導入できることを保障します。さらにツールはアナログ特性を表現できなければならず、アナログの機能検証を正確に行えることが要求されます。ここで重要なことは、アナログ回路の特徴をデジタル・シミュレータで解決できるような表現手法をとることで、ケイデンスの提唱する新しいこの手法は、シンプルかつエレガントにそれを達成しています。 新しい手法は、デジタル回路で適用しているブーリアン計算ではなく、リアルナンバー計算（実数値計算）をアナログ回路向けの表現に用います。

機能検証向けビヘイビア・モデリング

設計者は、ミックスシグナル検証のためのモデリング・スタイルを取り入れる必要があります。ここで重要なことは、このモデルは機能検証に用いられるため、ブロックの機能動作を可能な限りシンプルに表現することです。モデルはピンにおける振る舞いを予想し、ピン間における伝達関数を数学的に表現しておく必要があります。VCOのリアルナンバー・モデル（実数モデル）を図1に示します。

`timescale 1ns / 1ps module vco( vin, clk ) ; input 　　vin ; output 　　clk ; wreal 　　vin ; reg 　　clk ; parameter real freq ; parameter real conter_freq ; parameter real vco_gain ; integer clk_delay ; always @ ( vin) begin ;   freq = center_freq + vco_gain* vin ;   clk_delay = ( 1.0 / (2 * freq)) /1n ; end always #clk_delay clk = ~clk ; endmodule 図1：リアルナンバー・モデルを使用したVerilog-AMS VCOモデル

このVCOのリアルナンバー・モデルでは、入力ターミナルには、入力電圧vinが実数信号として入力され、出力ターミナルからクロック（clk）がデジタル信号として出力されます。 デジタル出力のスイッチング周波数とVCOの出力周波数は、アナログ信号であるvinの入力レベルの連続的な変動によって変化し、デジタル・イベントを制御します。従ってVCOの出力信号はデジタルですが、VCOの振る舞いはアナログ的に表現されます。 全体のシミュレーションはデジタル・ソルバでシミュレーションされ、シミュレーション時間の大幅な削減に寄与します。 図2は、VCOをVerilog-AとVerilog-AMSでモデリングしシミュレーション時間を比較したものです。この例では、Verilog-AMSモデルはVerilog-Aモデルと比較して約40倍高速にシミュレーションができています。

Verilog-A Verilog-AMS 2574.5 sec (43 min) 59.5 sec 図2：Verilog-AとVerilog-AMSモデルVCOのシミュレーション時間の比較

ミックスシグナル検証向けテストベンチ

リアルナンバー・モデリングは、ミックスシグナル・シミュレーションをデジタル・シミュレータで実現できるとはいえ、それだけでは不十分であり、検証には新しい機能が必要になります。デザインを検証するためには、テストベンチはアナログ・スティミュラスを生成できなくてはならず、アナログ出力をモニタできなければなりません。図3は、ミックスシグナル版のデジタル検証フローです。アナログ機能を表現したリアルナンバー・モデルとアナログを考慮したテストベンチでアナログ・アサーションを生成します。

図3：ミックスシグナル検証のためのリアルナンバー・モデルの使用例

ミックスシグナル検証向けツール

ケイデンスは20年以上にわたり、Spectre-Verilog－XLでミックスシグナル設計・ソリューションを開発、提供してきました。さらに、SpectreとIncisiveを核として融合した、第2世代のミックスシグナル・シミュレータであるAMS Designerも提供しています。 IUS8.2リリースのIncisive Enterprise Simulator-XL、IES-XLでは、デジタル設計者がミックスシグナル検証へアクセスすることができるようになっています。IES-XLはリアルナンバー・モデリングを利用することで、ミックスシグナル・シミュレーションをサポートします。IES-XL DMS optionは、Specmanのe言語で書かれたミックスシグナル・テストベンチを利用することで、ミックスシグナル設計を検証する手法を設計者に提供します。

まとめ

ここまでミックスシグナル検証における問題点を考察し、リアルナンバーを用いた新しいミックスシグナル検証手法をご紹介しました。また、ミックスシグナルSoC検証向けのケイデンスの製品であるIES-XLとSpecman/eもご紹介しました。これらの製品を使った新しいミックスシグナルSoC検証手法を導入することで、検証漏れを無くし、品質を保ちながら工期短縮と生産性の向上を進めることが可能となります。 また、ケインデンスは、アナログ・ビヘイビア・モデリング（アナログ機能記述）のさらなる探求のために、アナログ・ビヘイビア・モデリング向けのトレーニング・クラス、およびAMSベリフィケーション･ソリューション・ワークショップを定期的に開催し、新しい技術と製品知識を習得していただく機会を提供しています。 ケイデンスのメソドロジ・サービス・チームは、カスタム・ビヘイビア・モデリング･サービスとミックスシグナル機能検証メソドロジ開発の多数の経験と実績を有しています。 ミックスシグナル検証に関してお困りの際は、ぜひ一度ご相談 ください。

カスタマ・プラットフォーム・マーケティング部 Arthur Schaldenbrand/高橋　克己