THE SOUND OF CADENCE Vol.71 (January 2010)

Allegro 16.3 デザイン・ミニチュアライゼーションとプロダクティビティの向上

Allegro 16.3 リリースが目指す、デザイン・ターゲット

競争力ある製品をリリースしていくためには、まず差別化できる製品の開発、早い段階でのマーケットへの投入、そして最近では環境への対策も求められています。差別化を実現するための16. 3リリースによるアプローチとして、製品サイズの小型化、高速信号のインテグレーション、高機能の実現などがあげられます。マーケットへの早い投入に対しては、設計工程の効率化と短縮、コスト削減、リスクの低減などを実現する手法を提供しています。環境対策については、エコ対応部品の選択、有害材料の使用禁止、さらに低消費電力実現への設計などを提供しています。そして、これらビジネスターゲットを実現するための対応機能が提供されます。 ケイデンスは、それぞれのビジネスターゲットとそれを実現するため の機能を次の表のように捉えています。（図1）

ビジネス成功へのターゲット		Allegroのテクノロジー
ミニチュアライゼーション		・ Higher density manufacturing ・ Die stacking,SiP co-design ・ Package-On-Package
プロダクト ライフサイクル		・ IP re-use ・ Automation, designer productivity ・ Team design across the design chain
ハイスピード シグナル		・ High speed memories ・ Serial link interfaces > 6 Gbps ・ PCIe 2.0, SATA II, UWB, HDMI,USB3, DDR3
環境への対応		・ Low power ・ Conversion to eco-friendly parts ・ Better parts management and control
図1：製品設計のターゲットと実現へ向けてのAllegro機能

Allegroのデザイン・エントリー

ケイデンスのデザイン・エントリーはそのターゲットとする設計に応じて、いくつかの手法を提供しています。

1.	Allegro Design Entry HDL
	高機能なスケマティック・キャプチャーで、フラット設計、階層設計、プロジェクト化、ECO、強化されたコンストレイント・ドリブン・デザイン・フローの適用など。

2.	Allegro System Architect
	マルチスタイル・エントリーを可能にするユニークなエントリー・システムで、スプレッドシート入力方式の採用により、スケマティック・シンボルを必要としません。ハイ・ピンカウントの部品や、バックプレーン、ターミネーション回路のバス信号へのアタッチなど、様々な状況に利用されています。

3.	Allegro FPGA System Planner
	FPGAの配置をベースにした、FPGAのBGA信号のアサインメント自動合成機能を提供します。FPGAのサポートする様々なI/F信号を自動的に確認し、最適なピン配置を合成します。

4.	コンストレイント・マネージャ
	Allegro Design Entry HDL、Allegro System Architectのどちらにも同一のConstraint Managerがサポートされています。シス テム設計工程の鍵をにぎるコンストレイント管理ツールです。

コンストレイント・ドリブン・デザイン・フロー（CDD）

最近のシステムは、コンストレイントの割合が飛躍的に高くなってきており、しかもそのコンストレイントは非常に厳しく、配線に余裕のない状況での適用を求めています。この傾向は今後さらに進みCDDを採用していかないと、近い将来のPCB設計の破綻を来たす傾向にあります。ケイデンスは2000年からCDDのフローを適用してきていますが、今回16. 3でリリースされたCDDの機能をいくつかご紹介します。

1.	Differential Pair Dynamic Phase Control
	高速の差動ペアのフェイズ・コントロールは、その+/－のスキューの差を指定された配線長の範囲内で直す必要があります。BGAからの引き出しで既に長さが異なるケース、配線途中のベンドにより内径/外径の差など、高速I/FによってそのPhaseに対する制約は様々ですが、新しいCDDでは各スタンダードの制約をシステム設計の段階からコンストレイント・マネージャにエントリー可能です。

図2：Differential Pair Dynamic Phase Control

2.	Viaに対する制約
	ハイスピード信号は、Viaの数に対しても非常にセンシティブです。
・	Matched Via : Viaの個数を同数にする制約で、高速BUSの各信号、クラス、マッチドグループ、差動ペアなど。
・	Max Via : X-Net（信号の途中に抵抗素子がある場合）レベルでVia数の制限をコントロールする。
	これらの制約は、近年の高速信号の制約として重要で、DDR2、DDR3、XAUI、USB 3.0、SATA IIなど、各I/F信号の採用を決めた時点でコンストレイントとしてセットし、Allegro PCBのレイアウト制約とします。先に上げたAll egroのデザイン・エントリー・ツールには、同じコンストレイント・マネージャがサポートされていて、今後はさらに上流の、I/Fベースの設計機能や、ブロック図設計などの高位設計機能からの適用を進めていきます。

Allegro PCB Design

Allegro PCBの新機能は、ミニチュアライゼーションへの対応、Ease of Use、ハイスピード対応、DFM対応などがさらに充実してきています。いくつかトピックスをご紹介します。

1.	Design Miniaturization
・	マルチライン・バス・ジェネレータ：リジッド・フレックス基板のアウトラインに添ったエニイアングル・バスラインの配線を可能にしました。

図3：マルチライン・バス・ジェネレーター

・	Via List Viewer：サポートされているViaのクロスセクション・ビューを可能にしました。
・	C-Line with Arc：C-Lineのエディット機能で、任意のArcコーナーを可能にしました。
・	Allegro 3D Viewer：Allegro基板をパターン、Viaなどを含めて3次元表示を可能にしました。マイクロビア、ブレークアウト の確認などが容易になりました。（図4 ）

図4：Allegro 3D Viewer

2.	Ease of Use
・	Shape性能の向上：Dynamic Shapeのエディット・スピードを3-10倍にスピードアップ。ShapeのVoidingの品質を向上。
・	DRC Multi Threading：DRCを自動的にMulti CPUに対応させ、4CPUでアベレージ2.8倍の性能を実現。

3.	High Speed SI
・	Signal Explorerにてスタックアップ構造の定義を可能にし、より実際のレイアウトを想定したトレードオフが可能。
・	インパルス応答を用いて信号品質のスクリーニングを行うことが可能になり、多ビットチャネルの信号の解析時間が大きく向上しました。

Allegro IC Package & SiP

APD、SiPプロダクトに関しては、プロダクトの構成を少し変更し、新しくCadence SiP Layout XLをリリースしました。この製品は、SiP Layoutの中で、ICツールのIO Plannerを立ち上げずにICのI/Oの配置と信号のアサインメントを行えます。これにより、ICツールを持たないパッケージ製造の会社や、システム・カンパニーにてIOパッドの配置要求が非常に簡単に行えるようになりました。機能に関してはAPD、SiPはAllegroの機能拡張に加えてさらに使いやすい機能が増えています。APD/SiPに特化した機能をいくつかご紹介します。

・	Super Smooth：パッケージ、SiPの配線の修正には非常に多くの時間を費やしていますが、Super Smoothは配線のエディティングの中でダイナミックに配線を整形します。（図5）

図5：Super Smoothing

・	リードフレーム・ワイヤボンディング：メタルのどの部分にもワイヤボンディングを行なうことが可能です。リードフレーム自 体は他のCADからDXFで取り込み、そのパターンに対してワイヤボンディングを可能にしました。

SPB16.3リリースはAllegroの性能の向上とともに、様々な基本機能のエンハンスがされており、ハイスピードからエディットの 機能まで、統合された設計環境を提供します。

カスタマ・フィールド・マーケティング部 益子　行雄