THE SOUND OF CADENCE Vol.71 (January 2010)

忙しい設計者のための高速化されたEncounter Digital Implementation System 9.1

待望のEncounter Digital Implementation System 9. 1（EDISystem 9.1）が2009年12月にリリースされました。大規模、低消費、微細化、高速化といった様々な要求が重なっていく近年のチップにマッチするべくEncounterプラットフォームも大きな進化を遂げています。

使いやすさを増したユーザ・インタフェース

チップの大規模化が進む中、自動化と高速化の重要性が増していますが、設計者の経験値はいつまでも最も重要な要素です。そ の経験値や設計スキルを発揮するためのユーザ・インタフェースと使い勝手は、より大事になっています。EDI System 9. 1では、これまで評判の高かったEncounterの使い勝手をさらに向上させました。

1）QTモードのサポート

これまでのEncount erは、フロアプラン作成、配線処理など、マニュアル作業を必要とする際の操作性に対して高い評価を受け ていました。今回Encounterは、軽いデータベース構造を維持しつつ、アナログ設計で使用されているVirtuosoプラットフォームの良い部分を取り入れ、QTモードのユーザ・インタフェースに変更されました。（図1 参照） アイコンの操作性やレイヤーの表示など、様々な面で設計者の操作性・視覚性の向上を実現しています。

図1：EDI System 9.1のグラフィックユーザ・インタフェース

2）簡単なテストケース作成機能

設計中の問題の解決にあたって、設計者はその問題を再現してベンダーに送付するために多くの工数を使っています。EDI System 9.1では、その工数を削減するテストケース作成機能をサポートしています。この機能は、簡単にベンダーで再現できるテストケースを生成する機能です。この機能により設計者は、必要なデータをパッケージするなどの手間を削減することで、より多くの時間を設計作業に使用することができす。

さらなる高速化へ

ハードウエアが向上する中でも、ソフトウエア自身のさらなる高速化とメモリ削減は課題となっています。EDI System 9. 1では、下記にあげる改良が実現しました。

1）メモリ・アーキテクチャの改良

１CPUでのTATがEDI System8. 1に比べ1. 5 倍になり、１CPUに対する4CPU分散の処理速度が1.3～2.0倍に高速化されました。ま た、使用メモリは大規模設計において20％以上削減されました。

2）NanoRouteの高速化

45nmプロセス以下のデザインで、NanoRouteの処理速度が2倍にあがりました。

3）マルチCPU化の拡大

EDI System 9.1より、タイミング最適化とクロックツリー作成においてもCPU分散処理がサポートされました。これにより配置から最適化、クロック作成、配線、検証における全工程で分散処理が可能になりました。

低消費設計への取り組み

ケイデンスは、フロントエンドからバックエンド設計を網羅するCommon Power Forma（t CPFフォーマット）により、低消費設計環境を充実させていますが、EDI System 9.1では下記のような新機能により、さらに低消費電力なチップを設計することができます。

1）Always-on-Bufferの自動挿入機能

CPFへAlways-of-Bufferを定義するだけで、ドメイン認識と信号を認識し、適正な位置へのバッファ挿入を行います。（図2 参照）

図2：Always-on-Bufferへの対応

2）複雑なパワードメイン形状のサポート

EDI System 9.1のフロアプランが、下記のような形状のパワードメイン対応も可能になりました。（図3 参照）

図3：複雑なPower Domain形状

PD1→リング・シェイプのパワードメイン（デフォルト・パワードメイン）、PD2→ドーナツ形状のパワードメイン、PD3→ネスト形状のパワードメイン

3）パワーシャットオフのフィード・スルー・バッファ挿入サポート

CPFからAlways-on-Bufferをパワーシャットオフ領域へフィード・スルー・バッファ挿入を行えます。

いよいよDFMはインプリ工程で

40nm/45nmプロセス・ノードから、DFMの必要性が顕著になってきました。大手ファウンダリ・メーカーの中には、DRCと同様に、サインオフとしてのリソ/CMPについてのDFMチェックを推奨しているメーカーがあります。先端ファウンダリ・メーカーで承認されたCadence Litho Physical Analyzer（以下LPA）、Cadence CMP Predictor（以下CCP）を使用することによって、これらサインオフDFMチェックに対応することができます。 ケイデンスは、LPA、CCPを用いたDFM検証とホットスポットを検出した場合の修正フローを提供していますが、検証－修正フローをさらに進めてインプリ工程での防止が行えるよう、ツールの改良、新機能の開発を行っています。これは、EDI SystemのDFMオプションとして、2010年1月にリリース予定です。インプリ工程であらかじめ対応することで、リソ/CMP関連の問題発生の可能性を格段に減らし、結果として設計TATの短縮を図ることが可能となります。（図4 参照）

図4：DFM検証は設計ステップの上流へ（EDI SystemとDFMオプションによる設計環境）

インプリ工程での要求は、サインオフ・ツールとしての要求とやや異なります。

●	サインオフ手法として
・	フル・モデル・ベース・シミュレーションであること
・	精度良くすべてのホットスポットを検出しなければならないこと
・	精度を犠牲にせず、最大のパフォーマンスが必要なこと 目安：大規模ブロックをOvernightで検証完了
●	インプリ工程での“防止手法”として
・	ほとんどのホットスポットを検出し、下流工程での問題発生“防止”を行う
・	設計者の要求に応える検証速度を達成すること
・	設計者にとって利便性が高いこと（ease of use）

以上のように、サインオフ手法としては“精度”が絶対的であるのに対し、インプリ工程では高速処理や設計者にとっての利便 性が要求されます。 EDI SystemのDFMオプションは、統一されたコックピットでの作業が可能なため、EDI Systemユーザにとって操作性が大変良いものとなっています。（図5 参照）

図5：EDI SystemとＤＦＭオプションを用いたリソ検証と修正

また、ケイデンス独自のスクリーニング手法とシミュレーション技術を組み合わせることで、サインオフLPAの約100倍の処理速度を達成し、インプリ工程での設計者からの厳しいTAT要求を満たすことができます。これらを用いてブロックレベルの設計からホットスポット防止、検証を行う（階層ごとにサインオフ）ことにより、フルチップでの検証を軽減することができるため、TATを大きく短縮することが可能です。（図6 参照）

図6：ケイデンスが提案するデザイン・スクリーニングと階層サインオフ手法によるTAT短縮

設計の段階から”歩どまり”を改善する、ケイデンスのモデルベース手法とEDI Systemのインテグレーションが一段と発展しました。

パッケージ設計との協調強化

EDI System 9. 1では、これまでEncounterを使用してのSi P Co-Design協調設計や、FlipChipでのバンプ配線（FC Route）に加え、TSV（Through Silicon Vi a）を新たにサポートする予定です。 通常のワイヤボンドによるパッケージ接続でなく、貫通ビアを用いたテクノロジをEDI Systemがサポートします。またその接続にあたっては、2つのダイ（チップ）を可視化してフロアプランを行う3Dフロアプラン機能が提供されます。パッケージを重ねることによる電力解析や熱解析も、ケイデンスの各種サインオフツールを用いて解析できます。

図7：TSVサポート（TSVによるチップ接続と3Dフロアプラン機能）

EDI System 9. 1の様々な新機能は、2010年1月28日、29日、パシフィコ横浜で開催されるEDSFair2010におけるケイデンス・ブースで詳しくご紹介させていただきます。皆様のご来場をお待ちいたしております。

カスタマ・プラットフォーム・マーケティング部 牧井　徹