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ミックスシグナル検証の効率と品質を向上させる手法のご紹介
| はじめに |
| 環境意識が高まる中、ガソリン車から低燃費のハイブリッドカーへの需要が増加し、さらに省エネルギーが進んでいたポータブル機器もさらなる省エネルギー化の要求から、レギュレータ、ディテクター、DC-DCコンバータなど、パワー・マネージメントICの需要が高まっています。 特にポータブル機器の多機能化・デジタル化が進むにつれ、回路を駆動するため5V、3.3V、2.5V、1.3V、0.8Vなどさまざまな直流電圧を得るために、独立したDC-DCコンバータが複数搭載されるミックスシグナルICが増えており、デジタルとアナログ間のインタフェースの増大と複雑化が、回路の検証を困難なものにしています。 ここでは、ミックスシグナル化しているパワー・マネージメントICの検証の課題に対処するIUS9.2で拡張されたVirtuoso AMSDesignerのテクノロジについてご紹介します。 |
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| 図1：AMS Designer ミックスシグナル・シミュレータ |
| ミックスシグナル検証の課題 |
| ミックスシグナル回路の検証手法は、対象回路のアナログ部分をシミュレーションし、その結果の波形を目視で確認、その後、
デジタル部と統合して検証するのが一般的です。 しかし、指摘したようにミックスシグナルのデジタルとアナログ間のインタフェース数は増大し、その機能も複雑化しており、それを検証するため相互の影響を考慮したテストベクタの作成、そしてシミュレーション結果を洩れなく、かつより効率的に解析する手法やテクノロジが求められています。 |
| ミックスシグナル・シミュレーション・テクノロジ AMS Designer |
| Virtuoso AMS Designerは、ケイデンスのミックスシグナル検証テクノロジで、Incisiveのデジタル・シミュレーション・エンジンと、Virtuoso Spectre Circuit Simulator、Virtuoso UltraSim Full-Chip Simulator、Virtuoso Accelarated Paralell Simulator（APS）といったベスト・イン・クラスのアナログ・シミュレータ・エンジンをシングル・カーネルに統合したものです。Incisive環境に慣れたデジタル検証エンジニアや、Virtuoso Analog Design Environment環境に慣れたアナログ設計者双方に対応できるよう、2つのユース・モデルでの使用を可能にしています。 IUS8.2リリースでは、マルチコア対応のSpiceシミュレータAPSとの統合によりAMS検証の高速化を実現し、さらにReal Value Modeling（RVM）によるシミュレーションの高速化手法もサポートしました。 前号（Vol.70）でも紹介しましたが、このRVM手法は、アナログとデジタル・シミュレーションのよい点を集めた手法です。信号値はリアル・バリュー（実数値）を使用し、アナログのような連続の表現、時間は不連続に扱い、不連続なイベントで信号値を評価する方法をとります。信号処理システムでなじみのあるシグナル・フローのコンセプトを導入することで、アナログのシミュレーションにデジタルのシミュレーション・エンジンを利用することが可能となり、高速なシミュレーションを実現しました。一例として、14ビットADC＋14ビットDACトランスファーの例では、全てのコンバージョンのシミュレーションには、16,384（2**14）ステップが必要で、トランジスタ・レベルでのシミュレーションには何日間か必要でした。RVM手法を採用することで、シミュレーションは3秒で完了できます。 |
| IUS9.2 AMS Designerの新機能 |
| ミックスシグナル・アサーションのサポート |
| IUS9.2のAMS Designerでは、複雑なミックスシグナルICの検証を効率化する機能がサポートされています。 一つはアサーションの考えの導入です。すでにSpectreにはデバイスの特性をチェックするアサーションがサポートされています。IUS9.2ではハイレベルでのデザインのビヘイビアの確認や、機能カバレッジの確認を可能にするPSLやSystemVerilog Assertion（SVA）をサポートしました。PSLでは、realやwrealを直接アサーション・ステートメントで使用したり、electricalネットをrealやwrealにアサインした後で、そのrealやwrealを使用してアサーションを指定することができます。（PSLのアサーション・ステートメントでV（）やI（）アクセス・ファンクションでelectrical信号を直接使用することは、IUS9. 2 USR3で正式サポート予定）SystemVerilog Assertionでは、electricalやwrealに接続するSystemVerilogのreal portを使用して、アサーションを指定することができます。 |
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| 図2：SystemVerilog Assertionのサポート |
| Common Power Format（CPF）のサポート |
| CPFには電源領域、電源分離設定、電源遮断回路、状態保持回路、電源モードなど低消費電力化のアイディアを記述することができます。このCPFを利用することで、多電源系や電源制御を含むミックスシグナル・シミュレーションが可能になり、パワー・シャットオフなどの状況下での回路の動作や消費電力の解析が可能です。 図3の様に、IUS9. 2のAMS Designerでは、Power Smartコネクト・モジュールをデジタルとアナログ境界に自動的に挿入できるようになりました。特別なセットアップやコントロールの必要なしに、このモジュールが、アナログ・ブロックに供給される信号値がＸ（不定）の場合、それがパワー・シャットオフのためなのか、あるいはファンクション的なものなのかを判断し、アナログ・ブロックに供給される電圧を調整可能にしてシミュレーションします。 |
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| 図3：CPFサポート、Power Smartコネクト・モジュールの自動挿入 |
| Verilog-SpiceコネクションとVHDL-Spiceコネクション |
| ミックスシグナル回路を設計する場合、デジタルとアナログの多種多様な接続関係が予想されす。Verilog、VHDL、Verilog-A、
Veril og-AMS、Spi ceなどの色々な接続状況に柔軟に対応できることが重要です。 コマンドラインからの実行において、トップ階層のネットリストが Spiceの場合、今までダミーのVerilog階層をトップ階層にし、その下にSpiceブロックをインスタンスする必要がありました。IUS9.2では、その様なダミー階層の必要を排除し、Spi ceトップのネットリストをネイティブに扱うことを可能にしました。 VHDL-Spiceコネクションに関しても、改善がされました。 今までVHDL中にSpiceブロックをVerilogのラッパやテキストの編集なしにインスタンスすることは可能でした。IUS9.2では、Spice-in-the-middleがサポートされ、VHDL階層に挟まれた中間階層にSpiceブロックをインスタンス可能なように改善されました。また、Spiceのelectricalオブジェクトと、VHDLの信号タイプ（real、std_logic、std_ulogicなど）をコネクトする際必要だった信号値のコンバージョン・エレメントの挿入が最適化され、冗長な挿入がされなくなりました。 |
| まとめ |
| 検証と解析の技術は、デジタルを中心に発展してきました。パワー・マネージメントICなどを中心に、ミックスシグナル化し、デジタルとアナログのインタフェースが複雑化してくると、ミックスシグナル用のシミュレータを提供しただけではユーザは上手く使いこなせません。シミュレーション・テクノロジだけでなく、アナログ・ドメインとデジタル・ドメインとの容易なコネクションや、アサーションなどデジタル検証で培った検証手法を幅広くアナログの世界で利用可能にすることで、初めてソリューションを提供したといえます。IUS9.2のAMS Designerは、デジタル・ドメインとのコネクションを容易にし、PSLやSVAのアサーション手法を導入することで、ミックスシグナル検証の効率と品質を大きく改善することを可能にしました。 |
| カスタマ・プラットフォーム・マーケティング部 浅利 和彦 |
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