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パターンマッチングを応用したDFM手法でイタレーションを回避し、設計TATを短縮
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| 超高速リソ・アウェアRoutingの実現 |
| 特に、リソのホットスポットを検出するためには、従来のシミュレーションでは、その検証時間が膨大なものになります。サインオフ工程で検出されたホットスポットによる修正作業（＝イタレーション）は、製品のtime to marketを考慮すると致命的になる可能性があります。いかにサインオフ工程でのホットスポットを押さえ込むかが大きな課題となり、P&R工程での対応が必須となりました。前号でご紹介したEncounter Digital Implementation（EDI）SystemのDFMオプションは、ケイデンスのパターンマッチング技術を応用し、P&R工程でのリソ・ホットスポット検出を超高速で行います。検出したリソ・ホットスポットの自動修正をEDI Systemで行い、リソ・アウェアなP&Rが可能となりました。EDI SystemのDFMオプションは、Cadence Litho Physical Analyzer（LPA）をベースとしています。LPAは、フルシミュレーションのサインオフ・ツールとしては十分早い処理速度を達成していますが、さらにパターンマッチング技術を応用することにより、その処理速度はLPAの100倍以上を達成し、P&R工程での設計者の要求に応えられるものとなりました。（図1参照） |
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| 図1：EDI SystemからPVSを実行 |
性能については図2に示すように、設計レイアウトによっては、1,000倍以上の高速化が確認されています。 |
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| 図2：EDI System DFM オプション（Turbo LPA）の性能評価結果 |
また、その検出精度についても、ウェハ・ファブでの実績をベースに作り上げたレイアウト・ライブラリを用いることで、サインオフLPAでの検出結果との整合性を確保していることが確認されました。28nm以降では、本手法をサインオフと位置づけていく取り組みも行われています。 |
| DRC工程の短ＴＡＴ化 |
一方、従来のDRCでは、そのルール記述も一段と複雑になり、特にリソ関連のホットスポット防止などを目的としたDFM設計ルールは、2Dルールへの対応等、ますます多様化しています。設計ルールの作成、管理も大きな負担となり、またDRC検証時間も長大化しています。これらに加え、多くのFalse error検出とそのデバッグに費やされる時間は、もはや無視できないものになっています。 |
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| 図3：パターンマッチング手法のDRCへの応用 |
| このフローは、大手IDM、ファウンダリ数社で採用、評価され、すでに量産においてDRCでの効率向上に寄与しています。 パターンマッチングに用いられるデータ・ライブラリはユーザ固有のものであり、シミュレーション結果、経験、不良解析結果などにより、さらにブラッシュアップすることで、結果としてプロセス変動に強く、高歩留まりが期待できる堅牢な設計が可能となります。このフローは、ケイデンスのPhysical Verification System上に構築され、本年後半にリリースされるバージョンに搭載予定です。今後もケイデンスは、新しい技術を従来のコア技術に組み込み新たなソリューションを提供します。 |
| カスタマ・プラットフォーム・マーケティング部 横山 和男 |
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