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Allegro 16.3 Beyond:「Co-DesignとSystem Planning」
| Distributed Co-Design |
| ケイデンスのIC Package/SiP設計環境は、16.3からDistributed Co-Design環境をサポートしています。16.2までは、EncounterベースのIO-PlannerによってDIE Padの配置、RDLの配線の情報を、ICのコア設計とIC Package設計との間でやり取りしていました。例えば、A PD -X LからEncounterベースのIO-Plannerを起動し、ICのテクノロジの中でPad配置、RDL設計が可能なようにしていました。しかしPackage設計者がICテクノロジのIO-Plannerを使用することはほとんどなく、またIC設計者がPackage設計ツールを使用することもほとんどありませんでした。ケイデンスは、Package設計のオペレーションの中で、DIE Padの配置が可能な機能を提供し、Encounterはそのまま継続してIO Planning機能をサポートし、それぞれPackage設計者、IC設計者が使用しやすい形でIOの配置検討を可能にしました。今までAPD-XL/SiP-GXLに標準機能としてサポートされていたIO-PlannerをChip Integration Optionとして、新しいSiP Layout XLに接続可能なオプションとし、APD-XLとSiP Layout GXLを廃止しました。このDistributed Co-Designにより以下が実現されています。 1.DIE のIO配置機能をPackage設計環境でサポート 2.Package設計者はIC設計環境を習得する必要がない 3.Package配線を行いながら、最大限にIO配置を最適化可能 4.Windows PlatformでIOプランニングが可能 5.Bump array、auto IO Placementのサポート 6.Any IO styleのサポート（wirebond、flip chip、area IO |
| FPGA System Planner（Taray社の買収） |
今までOEMでTaray社のFPGA設計環境を提供していましたが、ケイデンスは、Taray社を買収し、すべてをケイデンスのソリューションとして提供することになりました。これにより、さらにAllegro/ADEとの統合が進み、より完全な統合環境を提供可能になります。 |
| インタフェース・ベースド・デザイン（IBD） |
最近のPCBシステムは、スタンダード・インタフェースの使用が増加しており、スタンダード・インタフェースとコンポーネントの接続がアーキテクチャ設計になっています。システム･アーキテクチャ･ブロック・ダイアグラムとインタフェース（PCI Express、DDR2/3、SATA、XAUI、HDMI、USB2/3など）が、基本的なドキュメンテーションとコミュニケーションの手段として使用されます。具体的なインプリメンテーションは、PINレベルであり、バスレベルでの表現が高いレベルです。図1は抽象度の高いブロックとスタンダード・インタフェースのダイアグラムのイメージです。 |
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| 図1：ブロック・ダイアグラムとインタフェース概念図 |
インタフェース・ベースド・デザインはこのようなブロック図を想定し、階層的にインタフェース信号の接続を定義し、PCBのインプリメンテーションに対する、プレースメント・ガイドや配線のフローを生成します。図2は、IBDのインタフェース・マネージャです。 |
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| 図2：Allegro Interface Manager |
| IBIS 5.0 AMI modelサポート |
| ケイデンスは、2年前からIBIS5.0のAMIモデルをサポートしています。最新のAllegro PCB SIは、さらにAMIを簡単にdmlモデルに組み込むことができるようになりました。最近は5GHzを超えるSerDes信号が一般的に使用されるようになり、AMIモデルを使用したシミュレーションの質問をよく受けるようになってきました。高速FPGAにもAMIモデルがサポートされており、ますます高速シリアルの信号が、シミュレーションによって設計されるようになってきています。 |
| ケイデンスのPCB、Co-Designソリューションは、アーキテクチャ設計からプランニング、ハイスピード設計など、システム設計にフォーカスしたアドバンスな機能をさらに充実させてまいります。 |
| カスタマ・プラットフォーム・マーケティング部 益子 行雄 |
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