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CDNLive Japan 2014

デジタルIC設計

 
11:20-12:00 A-1
SPARC M10/GS21における高性能プロセッサへのConformal ECO適用事例
  高性能サーバのプロセッサ開発では、半導体の微細化や高機能化により設計工数が飛躍的に増加しています。生産性向上の取り組みの一つとして、今回、UNIXサーバ SPARC M10とメインフレーム GS21でConformal ECOを適用しました。本セッションでは、Conformal ECO導入後の開発フローの変化、開発の過程で生じた問題への対処方法、マニュアルECOと比較した場合の品質の課題についてご紹介します。
 

富士通株式会社
エンタプライズサーバ事業本部 プロセッサ開統 第二技術部
石村 直也 氏

12:00-13:00 Lunch
13:00-13:40 A-2 
RTL CompilerによるRTL構造解析と配線混雑防止手法 
~RTLの品質向上に向けて~
  今後の大規模設計に対してLSI品質向上や短納期で設計するためには、従来からの設計手法では困難になってきています。そこで弊社では、RTLの問題点を可視化し、記述改善を容易化する設計環境を構築しました。
本セッションではRTL CompilerでのRTL解析ユーティリティーと修正事例、特に配線混雑解決方法をご紹介します。
  株式会社リコー
画像システム開発本部 LSI開発センター 第一開発室 開発一グループ
森田 紘行 氏
13:50-14:30 A-3 
RTL Compilerを用いた論理解析事例のご紹介
~付加価値の高いRTLを創出するために~
 

昨今のデジタルIC設計において、レイアウト工程の早期タイミングFixには、品質の高いRTLが必要となってきています。
弊社は、従来から論理合成工程にコーン解析や回路リストラクチャを取り入れ、RTL品質を向上させ、早期タイミングFixを実現してきました。
今回は、ケイデンス社論理合成ツール(RTL Compiler)を用いた活用事例を紹介いたします。

 

富士通九州ネットワークテクノロジーズ株式会社
第六開発統括部第二開発部 プロジェクト主任
反田 浩一 氏

14:40-15:20 A-4 
RTL Compiler 適用事例
合成・ベンダー協業フローの改善
 

従来のデザインに対し、大規模化、高機能化、高速化に伴い、コストや開発期間が大きな課題となっています。今回は、従来からの使用していた論理合成ツールをRTL Compilerに置き換えて開発を行いました。従来の合成フローとは大きく変えながらの開発でありましたが、合成結果の品質や処理時間、等価検証において効果が得られましたので、その適用事例をご紹介します。

 

富士ゼロックス株式会社
コントローラ開発本部 コントローラプラットフォーム第五開発部
川下 昌和 氏

15:20-15:50 Coffee Break
15:50-16:30 A-5 
最新ツールを用いたARMプロセッサの短TAT設計事例のご紹介
~ARM社POPライブラリの限界性能を引き出すには~
 

メガチップスでは高性能なCPUコアを搭載したシステムLSIを開発しています。製品を早期に市場へ投入するためには、短期間でベストなPPAを実現することが求められます。これらの要求を達成するためには、様々な設計ノウハウの適用、新規ツールの導入と短期間での立ち上げ、設計課題の早期解決が重要です。本発表では、ARM CA9の設計でターゲット周波数の達成、及び工期短縮に特に効果的であった、RC-Physical、CCOpt、Tempus-TSOを使用した事例をご紹介します。

 

株式会社メガチップス
AS事業本部 設計部2課
菅谷 政行 氏

16:40-17:20 A-6 
Tempus Timing Signoff Solutionの大規模デザインへの適用事例
 

大規模デザインにおいては、タイミング・サインオフ・クロージャ期間の増大が問題となっています。
日立製作所では、今回大規模デザインにTempus Timing Signoff Solutionを適用し、STAの高速化、フィジカルを考慮したTSO(Timing Signoff Optimization)、Cadence QRC Extractionによるマルチ・コーナー寄生抽出によりタイミング・サインオフ・クロージャ期間を大幅に短縮しました。
当セッションでは、Tempus Signoff Solutionの適用事例と今後の課題についてご紹介いたします。

 

株式会社 日立製作所 情報・通信システム社
PF総合エンジニアリング本部 第一設計部 主任技師
風間 秀士 氏



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