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CDNLive Japan 2015


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09:30
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11:00
基調講演  
ご挨拶/アドバイザ委員ご紹介
日本ケイデンス 社長 川島 良一

アドバイザ委員長ご挨拶
ルネサス システムデザイン(株) 田久保 仁子 氏

ケイデンス講演
「Innovation in System Design Enablement
~システムデザイン・イネーブルメントにおける革新~」
米国ケイデンス President and Chief Executive Officer Lip-Bu Tan

招待講演
「高効率青色発光ダイオードの開発とその後」
カリフォルニア大学 サンタバーバラ校 教授 中村 修二 氏
  Room A
カスタムIC設計
Room B
PCB/IC-Package
設計
Room C
機能検証/
システム設計検証
Room D
デジタルIC設計&
サインオフ
Room E
IPソリューション
11:20
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12:00
A-1 B-1 CD-1 E-1
RNM(Real Number Modeling)手法適用事例
-ミックスシグナルチップ設計の検証時間の短縮と設計品質の向上-
Release Update of SPB/OrCAD 16.6-2015 ARM Cortex-A72の性能を最大限に引き出すCadenceの実装とサインオフツールの紹介 ディスプレイ・テクノロジー・プロトコル・デイ
Session I 市場概況と主なプロトコル
(株)日立製作所
情報・通信システム社
日本ケイデンス ARM 米国ケイデンス
12:00
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13:00
13:00
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13:40
A-2 B-2 C-2 D-2 E-2
マルチモードシミュレーション環境:
MMSIM(XPS-MS/APS-RF)の適用事例紹介
電気設計環境の刷新 ケイデンスのオートモーティブ・ソリューション 全てをPhysical Awareに! SoC設計の進化は続く ディスプレイ・テクノロジー・プロトコル・デイ
Session II DisplayPort
ルネサス システムデザイン(株) 東芝メディカルシステムズ(株) 米国ケイデンス (株)ソシオネクスト
13:50
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14:30
A-3 B-3 C-3 D-3
アナログレイアウト設計における新フローの適用事例ご紹介 電源EMC設計へのシミュレーション活用事例のご紹介 高位合成を用いた HEVC/H.265 4K/60P リアルタイムビデオエンコーダLSI開発 ルネサスにおけるアドバンスドノード対応設計フロー構築の取り組み
(株)東芝 パナソニック(株) (株)ソシオネクスト ルネサス システムデザイン(株) 米国ケイデンス
14:40
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15:20
A-4 B-4 C-4 D-4 E-3
AAP・SKILLCAD/VSRによるアナログレイアウト自動配置配線フローの構築 不具合基板の解決事例と動作マージンを増やす基板設計へのアプローチ
~電源パターン設計の重要性~
IEVを用いた非同期データパスの網羅検証 ケイデンスの次世代シンセシスツール Genus Synthesis Solution登場
~生産性とQoRを劇的に改善するケイデンスの新しい論理・物理合成ツールのご紹介~
ディスプレイ・テクノロジー・プロトコル・デイ
Session III HDMI
(株)リコー アポロ技研(株) ルネサス システムデザイン(株) 日本ケイデンス
15:20
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15:50
米国ケイデンス
15:50
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16:30
A-5 B-5 C-5 D-5
SNAを用いた送受信ICのノイズ解析 JPCAアカデミーが推進する高速信号設計サポート 検証環境デバッグへのIndago Debug Analyzer(IDA)適用事例 ケイデンスの次世代フィジカル・インプリメンテーション・プラットフォームInnovus Implementation Systemのご紹介 (15:20-15:50)
(株)東芝
セミコンダクター&ストレージ社
JPCAアカデミー((株)WADOW) ルネサス システムデザイン(株)
日本ケイデンス
日本ケイデンス
16:40
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17:20
A-6 B-6 C-6 D-6 E-4
Quantus QRC Extractionの横型PowerMOSへの対応強化 3相モータ制御システム開発のフロントローディング Protiumを使った仮想評価環境構築とその評価報告 ケイデンスの最新のパワー解析ソリューションのご紹介 SoC設計を加速する専用DSPと豊富なインターフェイスIPのラインアップ
ルネサス システムデザイン(株) マスワークス(同)
日本ケイデンス
ソニーLSIデザイン(株) 日本ケイデンス 米国ケイデンス
17:20
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18:30
ご注意
ご希望のセッション毎にお申込下さい。
基調講演会場が満席になりました場合には、サテライト会場へのご案内となる場合がございます。
都合により内容が変更になる場合がございますので、最新情報は当サイトにてご確認下さい。

OPEN DEMO
11:00

17:20

スポンサー/パートナー

アーム(株) タワーセミコンダクタージャパン(同)
グローバルファウンドリーズ・ジャパン(株) コンピュータ ダイナミックス(株)
TSMCジャパン株式会社 キーサイト・テクノロジー(同)
ClioSoft (日本代理店 (株) シンコム ) マクニカネットワークス(株)
ユー・エム・シー・グループ・ジャパン(株)  MathWorks Japan
ams AG SKILLCAD Inc.
 (販売代理店:イノテック株式会社)

ケイデンス・ソリューション

システム設計検証 PCB/IC-Package設計
機能検証 OrCAD
デジタルIC設計 IPソリューション
サインオフ サービス・ソフトウェア
カスタムIC設計  


お知らせ
CDNLive Japan 2015では、ケイデンス/イノテックの社員は、クールビズの服装とさせていただきますことご了承下さい。
皆様もご来場の際には、クールビズの服装でお越し下さい。

お楽しみ抽選会 ケイデンス・ビア・ステーション

11:20-12:00
A-1
SPARC M10/GS21における 高性能プロセッサへのConformal ECO適用事例

高性能サーバのプロセッサ開発では、半導体の微細化や高機能化により設計工数が飛躍的に増加しています。生産性向上の取り組みの一つとして、今回、UNIXサーバ SPARC M10とメインフレーム GS21でConformal ECOを適用しました。本セッションでは、Conformal ECO導入後の開発フローの変化、開発の過程で生じた問題への対処方法、マニュアルECOと比較した場合の品質の課題についてご紹介します。


富士通株式会社
エンタプライズサーバ事業本部 プロセッサ開統 第二技術部
石村 直也 氏
13:00-13:40
A-2
RTL CompilerによるRTL構造解析と配線混雑防止手法
~RTLの品質向上に向けて~

今後の大規模設計に対してLSI品質向上や短納期で設計するためには、従来からの設計手法では困難になってきています。そこで弊社では、RTLの問題点を可視化し、記述改善を容易化する設計環境を構築しました。
本セッションではRTL CompilerでのRTL解析ユーティリティーと修正事例、特に配線混雑解決方法をご紹介します。


株式会社リコー
画像システム開発本部 LSI開発センター 第一開発室 開発一グループ
森田 紘行 氏
13:50-14:30
A-3
RTL Compilerを用いた論理解析事例のご紹介
~付加価値の高いRTLを創出するために~

昨今のデジタルIC設計において、レイアウト工程の早期タイミングFixには、品質の高いRTLが必要となってきています。 弊社は、従来から論理合成工程にコーン解析や回路リストラクチャを取り入れ、RTL品質を向上させ、早期タイミングFixを実現してきました。
今回は、ケイデンス社論理合成ツール(RTL Compiler)を用いた活用事例を紹介いたします。


富士通九州ネットワークテクノロジーズ株式会社
第六開発統括部第二開発部 プロジェクト主任
反田 浩一 氏
14:40-15:20
A-4
RTL Compiler 適用事例
合成・ベンダー協業フローの改善

従来のデザインに対し、大規模化、高機能化、高速化に伴い、コストや開発期間が大きな課題となっています。今回は、従来からの使用していた論理合成ツールをRTL Compilerに置き換えて開発を行いました。従来の合成フローとは大きく変えながらの開発でありましたが、合成結果の品質や処理時間、等価検証において効果が得られましたので、その適用事例をご紹介します。


富士ゼロックス株式会社
コントローラ開発本部 コントローラプラットフォーム第五開発部
川下 昌和 氏 
15:50-16:30
A-5
最新ツールを用いたARMプロセッサの短TAT設計事例のご紹介
~ARM社POPライブラリの限界性能を引き出すには~

メガチップスでは高性能なCPUコアを搭載したシステムLSIを開発しています。製品を早期に市場へ投入するためには、短期間でベストなPPAを実現することが求められます。これらの要求を達成するためには、様々な設計ノウハウの適用、新規ツールの導入と短期間での立ち上げ、設計課題の早期解決が重要です。本発表では、ARM CA9の設計でターゲット周波数の達成、及び工期短縮に特に効果的であった、RC-Physical、CCOpt、Tempus-TSOを使用した事例をご紹介します。


株式会社メガチップス
AS事業本部 設計部2課
菅谷 政行 氏
16:40-17:20
A-6
Tempus Timing Signoff Solutionの大規模デザインへの適用事例

大規模デザインにおいては、タイミング・サインオフ・クロージャ期間の増大が問題となっています。
日立製作所では、今回大規模デザインにTempus Timing Signoff Solutionを適用し、STAの高速化、フィジカルを考慮したTSO(Timing Signoff Optimization)、Cadence QRC Extractionによるマルチ・コーナー寄生抽出によりタイミング・サインオフ・クロージャ期間を大幅に短縮しました。
当セッションでは、Tempus Signoff Solutionの適用事例と今後の課題についてご紹介いたします。


株式会社 日立製作所 情報・通信システム社
PF総合エンジニアリング本部 第一設計部 主任技師
風間 秀士 氏
11:20-12:00
B-1
ジェイデバイスの3次元パッケージング技術

近年のモバイル機器の進歩に伴い、さらなる高密度、高機能化を低コストで実現する3次元実装パッケージング技術が期待されています。この取り組みとして、弊社が進める最新パッケージWFOP(Wide strip Fan-Out Package)について、Allegroによる設計・解析事例を用い、その特徴やパフォーマンスの優位性、そして今後の将来展望をご紹介致します。


株式会社 ジェイデバイス
開発センター 設計部 部長
谷口 文彦 氏 
13:00-13:40
B-2
高速基板の短納期対応PCB設計

PCB設計に求められる要望は設計期間短縮と高品質。しかしながら高速基板ではDDR系メモリ、高速差動インターフェースの採用が増え設計の難易度は上昇の一途です。その中、弊社で取り組んだAllegroのAuto-Interactive Delay Tune (AiDT)機能を使用した等長作業時間短縮とAllegro PCB SIとIBIS-AMIモデル使用したSI解析期間短縮の事例を紹介致します。


株式会社エム・ディー・システムズ
設計部 厚木CADセンター 第二設計室
部長 前川 和也 氏
室長 小川 英智 氏
13:50-14:30
B-3
電源ラインにおける バイパスコンデンサ削減手法

IC周辺に多数のバイパスコンデンサを使用しなければならず、コストや実装スペースの増加にお困りな設計者は少なくないのではないでしょうか。そのような方々に対し、弊社より「部品提供」と「技術サポート」の2つのソリューション提案をさせて頂きます。具体的には、「低ESLコンデンサを用いたバイパスコンデンサ削減手法」と「弊社エンジニアによる設計支援サービス」について、ご紹介させて頂きます。


株式会社 村田製作所
第2コンデンサ事業部 アプリケーションエンジニアリング課 主任
堀 紘彰 氏
14:40-15:20
B-4
Allegro Team Design Option と PTC Windchill との連携概要

Allegro Team Design OptionをPTC Windchillと連携してご利用頂くと、使い慣れたCadence環境でチーム設計作業を進められる事に加えて、設計データの履歴管理やバックアップ管理を容易にする、他部署とのデータ共有・通知・レビューをスムーズに進める、部品表登録・更新を容易にする、新規部品申請や設計変更のプロセス進捗管理を容易にする、といった利点が増えます。既にリリース済みで、すぐにご利用頂けますこれらの内容を、ご紹介いたします。


PTCジャパン株式会社
PLM営業技術部 プリンシパル アプリケーション スペシャリスト
松本 智久 氏
15:50-16:30
B-5
Allego・3D-CAD・熱流体解析ソフトを連携させた統合PCB設計環境のご紹介

ハイエンドサーバやスーパーコンピュータの開発現場において、PCB設計では高密度実装や低電圧・大電流化への対応が課題となっています。高密度実装への対応では、Allegroと3D-CADをデータリンクすることで電気系、メカ系設計のシームレスな設計環境を構築した事例、また低電圧・大電流化への対応としてPCB自体の発熱を考慮するために、従来のDC解析に加え熱流体解析を同時に実施した事例を紹介します。


日本電気株式会社
システムプラットフォームビジネスユニット ITプラットフォーム事業部 シニアマネージャ
田中 慎二 氏
16:40-17:20
B-6
三菱電機グループによるAllegroバージョンアップ評価方法の確立と
効率化施策の共同開発事例紹介

三菱電機/三菱電機エンジニアリングでは、複数の拠点にてAllegroを利用した基板設計環境を構築しています。それぞれの拠点が独自に環境を構築しているため、CADのバージョンや組み合わせが異なっており、バージョンアップ評価結果や効率化施策の展開が不十分でありました。今回、バージョンアップ評価項目を明確にし、評価に関わる負荷を分担、バージョンの統一を図り、また効率化施策の横通し共同開発を行った事例を紹介します。


三菱電機株式会社 鎌倉製作所
製造管理部 工作技術課 チームリーダ
向井 栄治 氏 
同時通訳
11:20-12:00
CD-1
Innovation in Systems of Systems

規模や複雑度が増し続ける設計の過程中でも、システム設計や検証に費やす時間が占める割合が特に著しく増大しています。このような状況に的確に対応できるよう、ケイデンスではシステム・レベル・ソリューション拡充への注力を継続しています。
CDNLive Japanでは、この分野におけるケイデンスの最新製品を核としたソリューションについてご紹介させていただきます。

(同時通訳付)


米国ケイデンス・デザイン・システムズ社
Senior Vice President, Worldwide Field Operations and System & Verification Group
Charlie Huang
同時通訳
13:00-13:40
C-2
進化するケイデンスSystem Development Suite

ケイデンスの提供するSystem Development Suite(SDS)は、「コンセプト」から「プロダクト」までのトータル開発フローをサポートするソリューションとして2011年に発表されて以来、お客様の多くの開発プロジェクトを支援して参りました。SDSは、ケイデンスの複数のテクノロジを有機的に接続したものですが、そのテクノロジの一つにラピッドプロトタイピング支援テクノロジがあります。このセッションでは、ケイデンスの最新ラピッドプロトタイピングソリューションを中心にご紹介します。

(同時通訳付)

米国ケイデンス・デザイン・システムズ社
Senior Product Marketing, Hardware System Verification (HSV) Group
Juergen Jaeger
13:50-14:30
C-3
IESとSpecman、Palladiumを活用したCDV(カバレッジ・ドリブン・ベリフィケーション)高速検証環境のLSI検証適用の事例紹介

弊社では、画像処理エンジン(大規模LSI)の開発においてCDVを検証の要とし、回路品質の確保を実現してきました。 しかし、開発毎に倍増するLSIの大規模化に伴い、検証パターン数は爆発的に増加し、シミュレーションの高速化と検証工数の圧縮が喫緊の課題となっていました。
IES(Incisive Enterprise Simulator)とSpecmanおよび、Palladiumを用いて高速CDV環境を構築し、開発に適用した事例を紹介します。


オリンパス株式会社
光学・電子映像技術本部 SOC技術部 開発1G チームリーダー
原 浩隆 氏
14:40-15:20
C-4
複雑化する論理設計へのIEVによるフォーマル検証
~通信系パケット処理への取り組み事例~

弊社の通信系論理デバイス設計では、通信速度の高速化に伴い並列処理が増えて論理が複雑化しています。
従来、パケット処理系の論理検証はテストパターンを準備してシミュレーション確認してきましたが、論理の複雑化とともに検証工数増大が深刻化した為、今回検証手法を再考してIEVでのフォーマル検証に取り組みました。
検証環境の工夫などでパケット処理論理の正常動作を検証した事例をご紹介します。


株式会社 日立製作所 情報・通信システム社
グローバルモノづくり統括本部 共通設計本部 デジタルエンジニアリング部
名取 克修 氏
15:50-16:30
C-5
論理とデータの抽象化による大規模論理へのフォーマル検証適用

巨大なスーパーコンピュータシステムでは、多くのモジュールが連携することによって様々なパラメタ、タイミングの組み合わせが存在します。しかし従来、これらは規模の問題によってフォーマル検証を適用できませんでした。本発表では、論理とデータ双方の抽象化によって、この大規模論理にフォーマル検証を適用し、Critical Corner Caseの網羅に成功した事例の紹介を致します。


株式会社富士通研究所
デザインエンジニアリング研究部
吉川 隆英 氏、Parizy Matthieu 氏
16:40-17:20
C-6
高集積・低電力の実現に向けた高位設計
~配線混雑解消のための高位設計事例~

近年、プロセスの微細化に伴い、高集積となる一方で配線混雑の問題が顕著になりつつあります。
本発表では、高位合成を適用した開発の早期段階で配線混雑を解消する設計フローおよび、SystemCモデルの修正によって、配線混雑を解消した事例を紹介します。


富士通セミコンダクター株式会社
SoC設計センター フロントエンド設計部 テクノロジ&メソドロジ プロフェッショナルエンジニア
立岡 真人 氏
13:00-14:30
D-2
アナログ・アカデミック・セッション
Spectreを用いた、経時、発熱による集積回路信頼性モデリングに関する研究紹介

本講演では、現在群馬大学小林研究室において実施中のデバイス・回路モデリング関連の主な研究内容

1.信頼性、経時劣化ノイズモデリングの研究
2.RF-MOSFETの自己発熱に関する研究
3.IGBTマクロモデル研究

について紹介いたします。
1.につきましては、統計解析モデリング技術を融合させ、Spectre-RFによるVCOの位相雑音への影響 を解析しています。
2.に関しましては、6月にIEEE IMS-RFIC Symposiumにて、発表して参りました内容について簡単にご紹介したいと思います。
最後に、今後のSpectreによるVerilog-Aモデル開発を中心とした、今後の研究方針について言及いたします。


群馬大学
理工学部 電子情報部門 客員教授
青木 均 氏

13:00-14:30
D-2
アナログ・アカデミック・セッション
Spectre上に回路とVerilog-Aを混在させ、DC-DCコンバータを高速・高精度にシミュレーションする手法

我々は電源IC回路を高速かつ高精度に解析する手法NSTVR(New Simulation Tool of Voltage Regulators)を機能シミュレータ上で実現してきました。しかし、実際に回路を設計する場面では、非線形の強い部分などにトランジスタモデルを用いたシミュレーションが必要であります。そこで、Spectre上にVerilog-Aを用いた機能記述モデルとトランジスタ回路モデルを混在させ、電源回路を効率的にシミュレーション出来るようにしました。


中央大学大学院
理工学研究科 電気電子情報通信工学専攻 杉本研究室
渡辺 啓 氏

13:00-14:30
D-2
アナログ・アカデミック・セッション
Virtuosoを用いたMEMS加速度センサの設計

MEMSは電気系と機械系の融合デバイスであるため、加速度センサやシリコンマイクロフォンの設計には単に電圧や電流だけではなく、力や加速度、音圧などの物理量を考慮する必要があります。講演者らのグループでは、ケイデンスVirtuoso環境を用いてMEMSの運動方程式を解く等価回路をVerilog-Aで構築し、静電駆動型のシリコン共振子等の設計に応用しました。また、同様の手法を用いて振動型のエナジー・ハーベスタの解析を行った結果を報告します。


東京大学  先端科学技術研究センター
教授
年吉 洋 氏

14:40-15:20
D-3
Virtuoso Power System-L(VPS-L)のパワーデバイス設計適用事例(Part 2)

大電流を制御するパワーデバイスでは、レイアウト図面上からエレクトロマイグレーション解析を行ない、
インピーダンス、配線パターン、via配置が適切かどうかの検証が必要となります。
当部署では、Virtuosoとの親和性の良いVPS-Lを採用し、ケイデンス社と機能拡張プロジェクトを実施し、昨年のCDNLiveで、その成果を報告しました。本セッションではその後の進捗と現状について紹介します。


株式会社東芝 セミコンダクター&ストレージ社
ミックスドシグナルIC事業部 設計技術開発部 設計メソドロジー開発担当 参事
改田 博政 氏
15:50-16:30
D-4
個別半導体チップデザインにおけるQRCを活用した三次元特性解析検証事例の紹介

個別半導体ではゲート抵抗、容量値は重要なファクターであり、事前特性解析手法としてチップデザインから素子抽出(EXT)にて回路ネット情報を時間を費やし生成していたが、チップサイズや形状の違いで特性値がバラつく問題が生じていました。今回3D寄生素子抽出ツール(QRC)をケイデンス社と協調しながら検討を進め各問題を解決し、ランダムなデザイン条件でも簡単に短時間で実測値精度差±10%以内を確認した検証事例をご紹介します。


株式会社東芝 セミコンダクター&ストレージ社
ディスクリート技術統括部 ディスクリート技術部 主務
有馬 正明 氏
16:40-17:20
D-5
AAP・VSRを用いたアナログレイアウト設計効率向上取り組みのご紹介

ミックスドシグナル製品やアナログIPの設計に、制約ドリブン設計手法、AAP (Analog Auto Placer)を適用し、設計効率の向上をしてきました。今回、ケイデンス様と共に、AAPの配置品質向上及び、VSR(Virtuoso Space-based Router)のトランジスタレベル向け配線機能・品質の向上に取り組みましたので、その内容をご紹介します。


ルネサス エレクトロニクス株式会社
第二ソリューション事業本部 システムインテグレーション事業統括部 デザインオートメーション部 技師
西岡 克也 氏
11:20-12:00
E-1
圧倒的な精度と性能を発揮する最新の寄生抽出ツールQuantus QRC Extraction発表!
~ケイデンスのElectrical signoff solution遂に完成!~

ケイデンスは業界最速、最高精度を誇る次世代の3次元フルチップ寄生抽出ソリューション"Quantus? QRC Extraction Solution"をリリースしました。
最新鋭の大規模並列型処理エンジン、及びファウンドリ認証済みのフィールド・ソルバー(Quantus FS)を搭載し、システムオンチップ(SoC)、カスタム/アナログ設計のサインオフ寄生抽出を最大5倍高速化します。
このセッションでは、その概要をいち早くご紹介いたします。


米国ケイデンス・デザイン・システムズ社
Sr Product Marketing Manager, Silicon Signoff & Verification Product Marketing
Hitendra Divecha
13:00-13:40
E-2
先端テクノロジにおけるDFM取り組み事例
~ファブレスとEDAベンダ及び外部ファブとの関係~

ファブレス化の流れの中で、DFMを効果的に適用し良い製造性を達成するには、EDAベンダ及び外部ファブ会社との有機的な連携がより重要になってきています。
本セッションでは、1)ダブルパターニング層に対するリソグラフィ検証の効率化、2)CMP段差の改善、の2つの事例を通して、FSLがいかにしてケイデンス社及び外ファブと共同でこれら課題に取り組み、解決したかをご紹介いたします。

富士通セミコンダクター株式会社
共通テクノロジ開発センター 第三設計技術部 主任
花蜜 宏晃 氏

13:50-14:30
E-3
データビューアによる大規模レイアウト解析とマスク表示融合への挑戦
~レイアウト・マスクデータビューアQuickViewの多機能,高性能化による設計効率向上~

プロセスの微細化に伴い、設計データがますます大規模・複雑化する一方で、製品設計の開発は更なるスピードアップが求められています。設計データの確認、検証解析も例外ではなく、多機能で高速な表示・解析環境が必要です。本セッションでは、レイアウト・マスクデータビューアQuickViewの多機能・高性能化を目指し、Cadence社と協力して開発したレイアウト解析機能や性能改善、活用範囲拡大への取り組みと、更なる改善計画を紹介します。


ルネサス システムデザイン株式会社
第一要素技術事業部 設計メソドロジ開発部 技師
井上 恵一 氏
14:40-15:20
E-4
QRC Extraction (SNA/SND)を用いたアナログ・カスタムレイアウト向け ポストレイアウト検証

ルネサスでは、Power MOS混載LSI や RF-IC/IP に QRC Extraction を適用し、配線、基板の寄生素子を考慮したポストレイアウト検証を効果的に行うことにより、設計品質を向上してきました。今回、ケイデンスの協力の下、QRC V13.2 において 基板ノイズ解析機能(SNA: Substrate Noise Analysis, SND: Surface Noise Distribution)、およびPowerMOS混載LSIへの対応を強化しましたので、その内容をご紹介します。


ルネサス エレクトロニクス株式会社
第二ソリューション事業本部 システムインテグレーション事業統括部 デザインオートメーション部 主任技師
金本 俊幾 氏

ルネサス システムデザイン株式会社
第一要素技術事業部 設計メソドロジ開発部
千葉 俊晴 氏


15:50-17:20
E-5
ケイデンスのIPソリューション

ケイデンスのIPソリューションは、高品質なポートフォリオ、オープンプラットフォーム、強力なエコシステムにより複合的な価値を提供します。ポートフォリオには、テンシリカIP、アナログPHYインターフェイス、標準規格IP、検証IPを含み、多くのシリコン実証済みのIPや業界初のIPを提供しています。
本セッションでは、様々な製品セグメントに向けたケイデンスのIPソリューションから、特にオートモーティブとイメージングのソリューションをご紹介します。また、テンシリカIPの最新情報として、HiFi Miniオーディオ・ボイスDSPによる常時稼働ソリューションである、音声トリガーやフェイストリガー、センサーフュージョン技術と、コンピュータビジョンに最適な新製品であるIVP-EPイメージ・ビデオDSPの紹介を行います。


・ケイデンスIPの概要
 日本ケイデンス・デザイン・システムズ社
IPグループ ディレクター
田中 厚


・ケイデンスIPソリューション事例:オートモーティブ・ソリューション、イメージング・ソリューション
日本ケイデンス・デザイン・システムズ社
IPセールス
赤堀 しのぶ


・テンシリカのオーディオ・イメージングソリューション
日本ケイデンス・デザイン・システムズ社
テンシリカIP
菅原 崇之