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ケイデンス、TSMC InFOテクノロジープロセス向け 統合設計・検証フローの機能を拡張

モバイル、IoTアプリケーション向けにシステムレベルの検証機能及びダイ間接続のモデリング技術の統合が可能に

ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、3月13日(米国現地時間)、TSMCのシリコンウエハーの先進的なパッケージング技術であるInFO(Integrated Fan Out)をサポートする包括的に統合された設計フローに新たな最適化機能を追加したことを発表しました。新たに統合されたフローでは、モバイル、IoTアプリケーション向けに設計・検証機能、およびダイ間接続のモデリング技術が提供されます。

さらに詳しい情報は、www.cadence.com/news/TSMCInFOTechをご参照下さい。

刷新されたフローには、以下のケイデンスツール、技術が含まれています:

OrbitIO ™ interconnect designer
System-in-Package (SiP) Layout
Quantus ™ QRC Extraction Solution
Sigrity ™ XtractIM ™ technology
Tempus ™ Timing Signoff Solution
Physical Verification System (PVS)
Voltus ™-Sigrity Package Analysis
Sigrity PowerDC ™ technology
Sigrity PowerSI ® 3D-EM Extraction Option

新しいフローを使用することでSoC設計者は以下を実現することができます:

  • ひとつのキャンバス上でマルチ ファブリックを扱うことができ、システム全体の設計視点で複数ダイとInFOパッケージ間のネットリストを生成: OrbitIO interconnect designerは、詳細な電気的、タイミング解析などの後続の設計ステップに直接使用できるトップレベルのネットリストを生成し、複数ダイとTSMC InFOテクノロジーを効率的に統合
  • パッケージ デザイン データベースからStandard Parasitic Exchange Format (SPEF)を直接生成し、タイミングサインオフを大幅に効率化: SPEFを生成するためにInFOデザインのパッケージ デザイン データベースからICデザイン用データベースに変換する従来の方法ではなく、Sigrity XtractIMがヘテロジニアスなInFOシステム向けに自動的にSPEFを生成することでタイミングサインオフプロセスを加速し、製品のマーケット参入を短縮

TSMC社コメント
Suk Lee氏(TSMC senior director, Design Infrastructure Marketing Division)
「私共のInFOテクノロジーに特化して開発されたケイデンスのフローにより、小さなフォームファクター内で帯域幅を拡大させることが可能になります。統合されたフローは、ケイデンスのデジタル設計、サインオフ検証、カスタムIC設計テクノロジーが全て含まれており、現在のマーケットの要求を叶えてくれます。そして我々の協業によってお客様が効率的にデザイン目標を達成できるようサポートしています。」

ケイデンス・コメント
Steve Durrill (senior product engineering group director)
「モバイル、およびIoT 分野における顧客様からTSMCのInFOテクノロジーベースのシステムに対する強い要求を継続的にいただいています。TSMCと緊密に協業することによって我々の共通のお客様が設計、および検証サイクルの時間を短縮することで信頼性の高い先進的なSoCをより早期にマーケットに提供することが可能になります。」