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ケイデンスのVirtuoso System Design Platform、 IC、パッケージ、ボード間のシームレスな設計フローを提供

VirtuosoプラットフォームとAllegroおよびSigrityテクノロジーを統合し、
設計プロセス全体にわたり設計効率及びサイクルタイムを大幅に改善するソリューション

ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、5月30日(米国現地時間) 、Virtuoso® プラットフォーム、Allegro®、およびSigrity™テクノロジーを統合し、チップ、パッケージ、ボード全体の協調設計および検証フローを提供する、Cadence Virtuoso System Design Platformを発表しました。設計者は、高水準の統合フローにより、チップ、パッケージ、ボードの枠を越えて、同時に設計作業を行うことが可能になります。Virtuoso System Design Platformでは、これまでの手作業による処理を自動化することにより、数日かかっていたIC/パッケージ間のLVS(layout versus schematic)処理を数分に短縮し、エラーを最小限に抑えます。
詳細な情報は、www.cadence.com/go/virtuososdpをご参照ください。

これまでシリコンテクノロジーの進歩により、マイクロエレクトロニクス製品の性能は飛躍的に向上してきました。しかし、最近のチップ、パッケージ、ボードの複雑性を考慮すると、高性能システムのパフォーマンスを最大限に発揮するためには、シリコン及び非シリコン材料両方をベースとした様々なICを活用することが必要となります。ひとつの製品の中に複数の多様なテクノロジーを搭載する必要があり、その結果、ICに求められる性能や機能にも影響を与えることとなり、半導体企業にとって重要な課題になっています。ケイデンスは、これらの新たな課題に対応するために、様々な異なるプロセス・デザイン・キット(PDK)に基づき開発された外部デバイスや、ICを組み込んだパッケージ、並びにモジュール基板の設計を自動化し効率を向上する、設計プラットフォームの枠を超えた新しいソリューションを開発しました。
Virtuoso System Design Platformを使用することによって、IC設計者は、パッケージ/ボードのレイアウト接続データをICレイアウトの電気的寄生モデルと組み合わせることで、システムレベルレイアウトの寄生を容易にIC検証フロー内で考慮することができ、開発期間を短縮することが可能になります。その結果として自動的に生成されるシステムレベルの回路図を使用して、最終的な回路レベルのシミュレーション用テストベンチを容易に作成することができます。今まで設計者は表計算や他のアドホックで時間のかかる手作業によりシステム/IC間の全体検証を数日かけて行っていましたが、Virtuoso System Design Platformでは、この検証フロー全体を自動化することができ、ヒューマンエラーが発生しやすいIC検証とシステムレベル寄生モデルの統合作業が確実かつ迅速に行えるようになります。これにより、これら全体検証にかかる工数を数日のから数分レベルに短縮できるようになります。

東芝メモリ社コメント
姫野 敏彦氏(東芝メモリ株式会社 設計メソドロジインフラ担当 グループ長):
「私たちは、Virtuosoを使用するIC設計者とAllegroを使用するパッケージ開発者の間で使用できる統合されたソリューションを以前より待ち望んでいました。新しいケイデンスのVirtuoso System Design Platformによって我々は単一の回路図上でLVSチェックやライブラリの開発を自動化しながらICとパッケージのレイアウト作業をすることができるようになります。我々はこの新たに統合されたメソドロジによって設計サイクルを短縮することができると信じています。Virtuoso System Design Platformは我々の貴重な時間を節約してくれるだけでなく、エラーが発生しやすい設計工程を排除し、高品質なデザインを開発する自信を与えてくれます。」

ケイデンス・コメント
Tom Beckley (Senior vice president and general manager of the Custom IC & PCB Group):
「現在のチップ、パッケージ、ボードは、ますます複雑になっているため、それぞれを別々に設計することは、もはや現実的な手法ではありません。チップからパッケージ、ボードまで最終製品の開発に重点を置くケイデンスの包括的なソリューションにより、お客様は最高のシステムおよびデバイスを実現することが可能になります。お客様は、Virtuoso System Design Platformを使用することにより、リスクを低減し、RF、アナログ、デジタルデバイスなど複数の多様なICを組み込んだ最適な製品をより速く市場に投入することができます。そして、この革新はケイデンスのSystem Design Enablement戦略の新たな成果です。」