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東芝、ケイデンスGenus Synthesis Solutionを使用しASICのテープアウトに成功、論理合成の実行時間が1/2に短縮

Genusフィジカル最適化フロー試行の結果、リーク電流も削減、実製品適用を検討へ

ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、7月20日(米国現地時間)、東芝デバイス&ストレージ株式会社(本社:東京都港区、以下、東芝)が、Cadence® Genus™ Synthesis Solutionを使用し、ASIC設計のテープアウトに成功したことを発表しました。東芝では、CPFを使用したlow powerフロー設計において、従来のツールに比べて論理合成の実行時間が1/2に短縮されました。また、リーク電流削減のために、Genus Synthesis Solutionのフィジカル最適化フローを試用した結果、タイミングやエリアを保持しながらlow Vthセルの使用を削減し、スタンダードセル部分のリーク電流が5.7%削減されることが確認できたので、実製品への適用に向け検討を開始しました。

Genus Synthesis Solutionの詳細については、www.cadence.com/go/genus をご覧ください。

Genus Synthesis Solutionを使用することにより、東芝はRTL (register-transfer-level)合成時の生産性向上を実現し、最終インプリメンテーション設計におけるPPA (Power, Performance, Area)の最適化に寄与します。また、このソリューションが提供する大規模分散型並列処理アーキテクチャーにより、タイミングドリブン論理合成処理を複数CPUに効率よく分散することができます。さらに、Genus Synthesis Solutionのフィジカル最適化フローは、論理合成処理の初期段階から物理配線効果をモデリングすることによりシリコン精度を向上させ、より最適なPPAが得られます。

東芝デバイス&ストレージ株式会社コメント
奥村 淳之氏 (半導体研究開発センター 設計技術開発部 参事):
「当社の顧客、社内の商品企画の多種多様の要求を実現すべく、日々、製品実現のためのメソドロジ開発を進めています。我々には、最近の要求品質の高い商品を如何に実現すべきかという事はもちろん、それを可能な限り短い時間で設計できる環境を整備することが求められています。その開発期間短縮施策の1つとして、論理合成ツールの実行時間短縮にも取り組んでいます。今回、ASIC製品に、論理合成ツールGenus Synthesis Solutionの適用を進め、QoRは従来ツールの一つRTL Compilerと同等で、実行時間の短縮、という結果を確認できました。現在、リーク電流削減を目的に物理合成の検討を行っています。」

Genus Synthesis Solutionは、RTL設計者が直面している生産性の課題を解決する次世代の論理合成およびフィジカル合成エンジンで、ケイデンスのSystem Design Enablement (SDE) 戦略を支えるデジタル設計プラットフォームのソリューションです。システム企業および半導体企業は、他社を差別化できる完成度の高い最終製品をさらに効率よく開発することが可能になります。