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ケイデンス、TSMCと協業、7nm FinFET Plus設計の技術革新を加速

要旨:

  • ケイデンスツールをモバイルおよび高性能コンピューティング(HPC)プラットフォーム向けに最適化
  • ケイデンスのカスタムアナログおよびデジタルツールパッケージソフトがTSMCの7nm FinFET Plusプロセス向け認証を取得し、7nm FinFET Plusおよび7nmプロセステクノロジーの双方に対応する新機能を追加
  • ケイデンスのライブラリーキャラクタライゼーションツールフローが7nm FinFET Plusおよび7nmプロセスをサポート

ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、9月11日(米国現地時間) 、モバイルおよび高性能コンピューティング(HPC)プラットフォーム向け7nm FinFET Plus 設計の技術革新を強化するために、TSMCと協業していることを発表しました。ケイデンスのデジタル、サインオフ、およびカスタム/アナログツールが、TSMC 7nm FinFET Plusプロセス最新バージョンに対する認証を取得し、またケイデンスのライブラリーキャラクタライゼーションフローの強化も実現しました。

ケイデンスのフルフローデジタルおよびサインオフ先端ノードソリューションの詳細については、www.cadence.com/go/tsmcadvnodedandsをご覧ください。
ケイデンスのカスタム/アナログ先端ノードソリューションの詳細については、www.cadence.com/go/tsmcadvnodecandaをご覧ください。

新しい7nm FinFET Plusツール認証および7nmフローの強化
ケイデンスのデジタルインプリメンテーション、サインオフツールはTSMCにより7nm FinFET Plusおよび7nmプロセス向けに認証されており、PDK(process design kit) はダウンロード可能です。このデジタルインプリメンテーションおよびサインオフフローには、Innovus™ Implementation System、 Quantus™ QRC Extraction Solution、Tempus™ Timing Signoff Solution、Voltus™ IC Power Integrity Solution、 Voltus-Fi Custom Power Integrity Solution、Physical Verification System (PVS)、 Layout-Dependent Effect (LDE) Electrical Analyzerが含まれます。7nm FinFET Plusプロセス向けに特化して開発されたツールの機能には、EUVレイヤー対応、ビアピラー対応の拡張が含まれます。7nmプロセス向けのデジタルおよびサインオフフローの強化には、配線密度およびIRを考慮した配置、クロックバッファー・クラスタ/配置/配線の強化、実行時間およびDRC (デザインルールチェック) 品質を改善するNanoRoute™ツールのエンジン強化が含まれます。

7nm FinFET Plusおよび7nmプロセス向けに認証されたカスタム/アナログツールには、Spectre® Accelerated Parallel Simulator (APS)、Spectre eXtensive Partitioning Simulator (XPS)、Spectre RF、Spectre Classic Simulator、そしてVirtuoso Layout Suite、Virtuoso Schematic Editor、Virtuoso Analog Design Environment (ADE) から構成されるVirtuoso®製品のパッケージツールが含まれます。これらのツールが提供する先進的なデバイスのスナッピング、高速カスタム配置配線フローにより、お客様は生産性を向上し、消費電力、マルチパターニング、集積度、EM(エレクトロマイグレーション)の要件を満たすことが可能になります。

Virtuoso Advanced-Node Platformの設計手法を強化し、新しい機能を利用することにより、お客様が7nm FinFET Plusおよび7nmプロセステクノロジーを使用して設計を行う際に、従来のnon-structured設計手法と比較してカスタムフィジカル設計のスループットを向上することが可能です。先行顧客は、マルチパターニングおよびカラーを考慮したレイアウト、モジュールジェネレーター (ModGen) デバイスアレイ、FinFET自動配置、ばらつき解析など、ツールの先端ノード機能を使用することにより、16nmプロセスと同程度のサイクルタイムを維持することが可能です。

7nm FinFET Plusライブラリー・キャラクタライゼーション・ツールフローの提供

TSMCの7nm FinFET Plusおよび7nmプロセステクノロジーで認証されたツール群に加えて、Virtuoso Liberate™ Characterization SolutionおよびVirtuoso Variety™ Statistical Characterization Solutionの確認も行われており、7nm FinFET Plusプロセス向けの高度なタイミング、ノイズ、パワーモデルを含む高精度Libertyライブラリーを提供します。このソリューションは、Liberty Variation Format (LVF) モデルのキャラクタライズに対応する革新的な手法を利用しており、低電力アプリケーションの高精度なプロセスばらつきサインオフや信号線のエレクトロマイグレーション最適化およびサインオフが可能となるEMモデルの生成も可能にしています。

TSMC社コメント
Suk Lee氏 (Senior director, Design Infrastructure Marketing Division) :
「先端ノードを開発しているお客様は、我々の7nmプロセステクノロジーを使用して複雑なSoCの設計およびテープアウトにおいて成功を収めており、我々の7nm FinFET Plusプロセステクノロジーを使用する先行顧客もいらっしゃいます。ケイデンスツールおよびフローの7nmおよび7nm FinFET Plus設計向け認証を通じたケイデンスと我々の強力なパートナーシップにより、お客様は高速で予測可能なタイムラインで、自信を持って設計目標を達成することができます。」

ケイデンス・コメント
Anirudh Devgan (Executive vice president and general manager of the Digital & Signoff Group and the System & Verification Group) :
「7nm FinFET Plusおよび7nmプロセステクノロジーにおけるTSMCとの緊密な協業により、先端ノードを開発しているお客様にクラス最高のソリューションを提供することができました。我々のEDAツールの最新の認証により、我々は、モバイルおよびハイパフォーマンス・コンピューティング市場において、ますます増加する先端ノード製品に対応する事ができ、お客様は我々のテクノロジーを今日の高品質で革新的な設計に対し、容易に採用することが可能です。」