Home > Press Releases > 2017/09/13

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ケイデンスの新製品Allegro PCB DesignTrue DFMテクノロジが新規製品開発と導入プロセスを加速

設計作業中にリアルタイムに起動する業界初の包括的DFM検証技術が
時間の要する 設計/検証/修正 の繰り返し作業を防ぎ、
PCB設計者のフラストレーションを解消

ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は9月12日(米国現地時間) 、電気的、物理的、そしてスペーシングデザインルールチェック機能と一体化し、設計作業中にDFM検証をリアルタイムに実行する業界初のソリューションCadence® Allegro® PCB DesignTrue DFMテクノロジを発表しました。この革新的な新技術はAllegro PCB Editorに搭載され、PCB設計者が製造サインオフを行う前の早期設計段階においてデザインルールエラーを発見し、修正することを可能にします。早期にエラーを発見することにより、設計チームは設計のやり直しや設計サイクルを削減し、新製品の開発や導入プロセスを加速できます。設計の繰り返しを1回防ぐことにより最低1日、全設計工程としては数日から数週間短縮することも可能になります。DesignTrue DFMテクノロジに関するさらに詳細な情報はwww.cadence.com/go/designtruedfmをご参照下さい。

バッチモードでDFM検証を行う従来のサインオフ検証ツールとは異なり、DesignTrue DFMテクノロジは、設計作業中にリアルタイムに検証結果をレポートしてくれるので、PCB設計者とDFM検証チーム間での 設計/検証/修正 の繰り返し作業を防ぎ、設計者のフラストレーションを解消します。PCB設計者が最終的なDFMサインオフ段階に到達するまでには、製造ルールは満たされているので製造パートナーにスムーズにデータを引渡すことができ、その結果として設計サイクルが短縮され、スケジュールの予測性も改善されます。

DesignTrue DFMテクノロジは、実績のあるAllegro constraint-driven設計フローや電気的、物理的ルール、およびスペーシングルールに用いられているオンライン検証ソリューションと両立するテクノロジです。DesignTrue DFMテクノロジは設計の製造可能性を確実なものにする広範なチェックを提供します。トレース、ピン、ビアなどの銅箔オブジェクト同士や、ボード外形とのスペーシングを電気的およびネットベースのルールに関係なく、リアルタイムで検証することができます。
この新しいテクノロジでは、製造ルールの設定、適用、そして再利用を容易に行うことができます。DesignTrue DFM テクノロジはDFMルールの入出力機能をサポートしており、2,000以上の先進的なチェック項目をサポートしています。さらに、同じクラスのエラーをまとめて扱うことができる新しく使い勝手の良いDRCブラウザを採用しています。制約条件は、ルールカテゴリ全体、グループ、あるいは個々のルールに対し有効や無効を高度に構成定義することができます。ルール適用の対象は、エッチ、非エッチ、及びスタックアップの3つのモードが準備されており、設計者はレイアウト層、ジオメトリ、カットアウトなどを分けてチェックすることができます。新しく開発されたDRCブラウザには、グラフィックを用いてのルール解説やDRCのタイプによる識別機能を備え、DRCエラーのカウントチャートを提供します。設計者はDRCエラーのソート、表示やレビュー、同様にチェックの適応停止や解除を簡単に行うことができます。

Freedom CAD Services社コメント
Scott Miller 氏(Chief Operating Officer)
「PCB設計はますます複雑になるとともに、設計サイクルも長くなり、スケジュールの見通しが難しくなっています。Cadence Allegro PCB DesignTrue DFMテクノロジによって、我々のPCB設計者たちは、設計作業中に電気的及び物理的制約、製造制約を考慮し、ボードを正しく設計できていることを確証することができます。このことにより、製造サインオフプロセスとの不必要な繰り返しがなくなり、数日、あるいは数週間単位で設計期間を短縮できます。」

ケイデンス・コメント
Tom Beckley (senior vice president and general manager, Custom IC & PCB Group)
「新製品の開発と導入を加速することは私たちのお客様にとって大変重要です。15年以上にわたり、私たちのお客様にはAllegro constraint-drivenフローやオンラインの検証ソリューションをご使用いただいて参りました。弊社のSystem Design Enablement戦略の一部として、私たちはDFM検証においても同じアプローチで開発を進めています。我々のソリューションを製造分野にも拡張することで、システムベンダーのお客様はより早期に、より自信を持って製品をマーケットに送り出すことができるようになります。」

なお、日本ケイデンスは、9月21日に開催予定のAllegro/OrCAD 17.2 QIRアップデート・セミナーにおいて、Cadence® Allegro® PCB DesignTrue DFMテクノロジについてもご紹介する予定です。