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IC Packaging and SiP Design

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フィジカル・レイアウトとコ・デザイン

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フィジカル・レイアウトとコ・デザイン

SiPや複雑なIC パッケージの設計には、チップとパッケージ間の一体化された統合設計環境が必要となります。ケイデンスのフィジカル・レイアウトとコ・デザインのテクノロジは強力なモデリング機能とシミュレーション環境を提供し、設計の早い段階で情報に基づく設計の早期トレードオフ分析を可能とします。

Allegro Package Designer

先進のパッケージ・デザインと並行して設計されるICの開発を統合します。早い段階でフィジカル、電気的、そしてコストのトレードオフを解析します。コンストレイント・ドリブンの設計手法を用い、接続性、配線性そしてSIを最適化します。

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Cadence 3D Design Viewer

ICパッケージの3D表示とワイヤボンドのデザインルールチェック(DRC)を提供します。ソリッドモデル・ビューワで、マークアップを行うことができ、ビューワ内でワイヤボンドのプロファイルを改善することができます。

詳しくは