多様化する先端テクノロジと、ケイデンスのソリューション、Virtuoso ICADV12.3

昨年から、今年にかけての、先端テクノロジは、新しいプロセスノードのリリースが続きました。複数の主要半導体ファウンドリが、7nm以下のプロセステクノロジの代わりに、22nm, 12nmといったプロセスノードをリリースしています。(注1)

多くのプロセスノードが利用可能であるということは、設計者側からのテクノロジの選択肢が広がり、一般的には良いことです。一方で、各テクノロジ毎に、デザインデータに対する要求事項が異なるため、使用するテクノロジによって、設計手法を変更しなければならないという新たな問題が出てきます。各ファウンドリは、自社のプロセステクノロジに「特長」を持たせようとするため、各テクノロジのアーキテクチャは実に様々です。

最悪のケースでは、新しいプロジェクトで、使用するファウンドリやテクノロジを変更すると、過去に培った設計手法や、使い慣れた設計環境を捨てて、新しい環境を構築しなければならず、設計者の負担は相当なものになります。

ケイデンスの先端テクノロジ向け標準設計環境Virtuoso® ICADV12.3には、このような問題を解決できるような、テクノロジ間の設計手法や、フローのギャップを吸収する洗練された統合環境が用意されています。

本稿では、ファウンドリやテクノロジによって異なる点をいくつか示し、Virtuoso ICADV12.3が如何にこれらを統一された環境下でサポートしているかを紹介します。

FinFETとFD-SOI

デバイスのタイプに大きく2種、FinFET とFD-SOIが存在します。FinFETは、3D Transistorの代表格として、多くのファウンドリにより、16nm 以降のプロセスを中心に多くのプロセステクノロジで登場して来ました(図1a)。そして、FD-SOIは、完全空乏型シリコンオンインシュレータ型のトランジスタ(図2b)のことで、Buried Oxideを埋め込むことで、トランジスタの動作速度を落とすことなく、動作電圧を下げ、また、オフリーク電流をおさえることの出来る技術です。FD-SOIのデバイスは、上から見ると、従来のプレーナー型のトランジスタと同様の形状ですので、Virtuoso のレイアウト中では、従来のプレーナー型のデバイスと基本的に同様に扱えます。(注2)

FinFETデバイスは、レイアウト上に、FinBoundaryという領域を定義して、その中に、FinFET デバイスを配置します(図2)。実は、このFinレイヤに関する多くのルールが存在するのですが、このFinBoundary内では、FinFETデバイスがFinRailに自動的にスナップすることで、わずらわしい位置調整が必要ありません。従って、Virtuoso上では、FinFET デバイスの配置に関してのエラーは基本的に発生しません。

図1(b). FD-SOI デバイス図1(b). FD-SOI デバイス

図1(a). FinFET デバイス図1(a). FinFET デバイス


図2.FinBoundaryに配置されたFinFETデバイス図2.FinBoundaryに配置されたFinFETデバイス

Multiple Fin Pitch とGlobal Fin Grid

ファウンドリやテクノロジ毎に、FinFETデバイスの仕様が微妙に異なります。
例えば、一種類のFin Pitchしか許さないテクノロジがあれば、複数のFin Pitchを許すテクノロジもあります。また、均一のFin Pitchだけでなく、複数のピッチを一つのFinBoundaryの中で混合させるようなテクノロジも存在します。
Virtuoso は異なるFinBoundaryを複数個定義可能で、各バウンダリ内に、対応するデバイスを配置します。
図3は、42nm/46nmと、48nmのピッチのFinBoundary を定義した例です。FinBoundary は、事実上、無限個定義可能です。

図3.FinArea(42nm+46nm)と、FinArea (48nm)図3.FinArea(42nm+46nm)と、FinArea (48nm)

この他に、FinのPitchは一種類のみを許し、「全てのFin がチップ全体でアラインしていなければならない」という制約をもつテクノロジも存在します。
Virtuoso ICADV12.3 では、Global Fin Grid (GFG)というチップ全体をカバーするFin Gridを定義して、全てのFinBoundaryがこのGFGにスナップするよう設定することで、実現します。
図3中の、白い点線がGFGに相当します。GFGと同一ピッチの48nm のFinAreaは、GFGにスナップしているけれども、当然、42nm+46nm のFinAreaは、GFGにスナップしていません。(注3)

Filler Cells Insertion

セルの配置後、隙間を全て、Filler Cellによって埋め尽くさなければならないというテクノロジが複数存在します。Virtuoso ICADV12.3 には、このFiller Cellを自動挿入する機能が実装されています(図4)。また、配置されるFiller Cellは、PcellのSuper Master Cellから自動的に作成するため、特別なFiller Cell を用意する必要はありません。

図4.Filler Cell Insertion図4.Filler Cell Insertion

またPoly Fill, Trim Metal Insertion 機能により、Advanced Nodeテクノロジのほとんどに見られるPoly Railの自動生成、そして、CutPoly(注4) の自動挿入が可能です(図5)。

図5.PolyFill とCutPoly挿入(赤枠内の、白い横長の長方形がCutPoly)図5.PolyFill とCutPoly挿入(赤枠内の、白い横長の長方形がCutPoly)


Multi Patterning

先端テクノロジで必ず持ち上がるトピックにMulti-Patterningがあります。(注5) これは、従来、一つのレイヤを実現するのに、一枚のマスクを使用していたものを、更に、微細なパターンを刻む目的で、複数のマスクを利用するものです。現在、このマスクを、3枚、4枚と使用するテクノロジも登場していますが、2枚のマスクを使用するDouble Patterningを例に取ると、LELE (Litho-Edge, Litho-Edge)、LFLE(Litho Freeze, Litho-Edge)、SADP (Self Aligned Double Patterning) という手法が存在します。(注6) これらのプロセステクノロジの違いにより、設計者に対して、異なる事柄が要求されます。非常に大雑把に言うと、SADPでは、基本的に、配線を「曲げる」事が許されていない場合が多く、配線の幅も段階的に制限を受けます。Virtuosoでは、WSP(Width Spacing Patterns) という配線のためのアーキテクチャを開発し、SADPにより実現される配線パターンをWSPに対応させて使用します。図6にLELEの例を、図7にWSPを使用したSADPの例を示します。図7の横方向の点線がWSPです。(注7)

図1(b). FD-SOI デバイス図7.配線例(SADP)画像をクリックすると拡大表示されます

図1(a). FinFET デバイス図6.配線例(LELE)画像をクリックすると拡大表示されます


 

Full Color Routing と、 Partial Color Locking

現在、テクノロジ毎に、全てのメタルセグメントに色をつけることを要求するテクノロジがいくつかあります。以前は、必要なノードだけを色付けし、残りはファウンドリがカラーリングを行うというものや、カラーリングの全てはファウンドリが行うというテクノロジがほとんどでした。最近では、「カラーリングについては全てユーザーが責任を持つ」という様に、ファウンドリからの要求内容が変わってきています。
Virtuoso ICADV12.3 は、既存のカラーリングタイプに100%対応しており、テクノロジに合わせたデータ生成が可能です。そして、任意のレベルでのカラーリングが可能な様設計されているので、カラーリングデータの「変換」が行えます。
例えば、既存のカラーリングデータから、ユーザー定義のカラーを残して、残りのカラーリングデータを削除したり、階層間で、定義したColor Locking 情報を伝播するといった機能が使用でき、異なるテクノロジ間でのカラーリング手法の移行や、デザインのリユース等を容易に実現します。

Metal Filling & Finishing

SADPテクノロジで見受けられる要求事項ですが、使用していない配線も、テープアウト前に全てFillしてからテープアウトしなければならないというテクノロジが存在します。Virtuoso ICADV12.3 では、配線後のPost-Processとして、WSPを配線層にコピーする機能により、この要求をサポートしています。図8は、図7に示したデザインにMetal Fillを行った例です。
Active Wire (配線で実際に使用されているWire)と、FillされたWireの間にTrim Metalが自動挿入されていることに注目してください。(Trim Metalとは、配線をカットするレイヤで、丁度、Poly に対するCut-Polyに対応します。SADPテクノロジでは、まず、使用する配線トラックを配線してしまってから、ショートしている部分をカットすることで、配線を実現します。(注8))
この他に、Virtuoso ICADV12.3 は、配線生成時の、Trim Metalの自動生成をサポートしています。これは、配線を生成時、Wire EditorがTrim Metalを自動的に挿入するものです。

図7. Metal Fill とTrim Metal Insertion

Electro-Migration(EM), IRDrop

先端テクノロジの中でも、特に進んだ7nm等のテクノロジでは、EM、IRDropの影響が驚くほど顕著に現れます。従来は、デザインの最後の検証作業の一部として、EM、IRDropのチェックを行って来ましたが、それではもう不十分です。
EM、IRDropのチェックはファウンドリの全てのテクノロジで必要となる内容ですが、これらの問題に対しても、設計中にIn designで解決する必要があります。
Electrical Aware Design (EAD)プラットフォーム中では、設計中に、EM, IRDropの問題が具体的にどこで起こっているかを特定、そして、修正することが可能です。 
以下の図は、レイアウト中のEM Violationを、Trunk Optimization の機能を使用して、解決した例です。この例では、SADPを想定したテクノロジで、特定の幅の配線を増やすことで、対応しています。LELEのようなMulti-Patterning Technologyにより、配線幅を変更可能な場合には、Trunk幅を変更することで、EM Violationを解決します。
図8(a)は、実際に、EM 解析を行った例です。レイアウト中、赤色で表示されている部分が、EM Violationが存在するメタルセグメントです。図8(b)では、複数の配線トラックを使用し、Trunk Optimization 機能により、このEM Violationを解消した例です。

図1(b). FD-SOI デバイス図8(b)Trunk Optimization 結果画像をクリックすると拡大表示されます

図1(a). FinFET デバイス図8(a) EM解析結果 画像をクリックすると拡大表示されます


まとめ

既に先端テクノロジを経験したことがある設計者でも、テクノロジが変更になると、アーキテクチャが異なるため、設計スタイルや、フローが異なり、過去の設計経験を効果的に活かせないという問題が出ています。同一世代のプロセスノードでも、あるテクノロジを用いて設計を経験した設計者は、そのテクノロジに特化したアーキテクチャによる設計を経験するため、新たに異なるアーキテクチャを採用している別のテクノロジに遭遇すると、要求事項や、設計フローのギャップに大きく戸惑うケースがあります。実は、これは、先端テクノロジによく見られる問題です。設計期間が短縮される傾向にある中、せっかく培ってきた設計経験を次のプロジェクトに活かせないことは、大きな問題です。本稿で示したように、Virtuoso ICADV12.3は、テクノロジ間の仕様のギャップをカバーし、共通した操作性を実現しています。従って、たとえテクノロジ間に差異があっても、Virtuoso ICADV12.3を使用することにより過去の設計経験が有効に活用でき、設計時の環境の変更の為の余分な時間の浪費を避けることが出来るようになります。
今回、いくつかのテクノロジ毎の違いと、Virtuoso ICADV12.3でのサポートの方法について触れましたが、この他にも、Color Marker、Stitching、Via Rules、Trim Layer等、多くのテクノロジ毎の特徴が見られます。これらについても、Virtuoso ICADV12.3では、ユニークかつ効果的なソリューションを用意し、統合化された環境下で、効率よく作業が出来るよう工夫されています。詳細は、来る7月21日(金)に開催される CDNLive Japan 2017 セッションD-4にて紹介する予定です。読者の皆さんに会場でお会いできるのを楽しみにしています。


石川  浩
Sr. Engineering Manager
Advanced Node Group, CPG
Cadence Design Systems, Inc.


注釈1: 先端テクノロジ開発環境、ICADV12.Xの一般的な内容については、The Sound of Cadence June 2012 Vol.5をご覧ください。
注釈2: FinFETについての詳細は、The Sound of Cadence Dec 2013 Vol.11をご覧ください。
注釈3: 図3は、デモ用のテクノロジファイルにより作成されたもので、実際のテクノロジでは、Multiple Fin PitchかGFGのどちらか一方のみがサポートされます。
注釈4: CutPolyとは、Poly をCut (切断)するレイヤです。POLY間のスペースを小さくするため、Polyを引いた後、CutPolyレイヤに従って、切断することで配線を実現します。
注釈5: MPT, WSP についての詳細は、The Sound of Cadence June 2016 Vol.19をご覧ください。
注釈6: LELE, SADP等の配線テクノロジについては、The Sound of Cadence June 2014 Vol.13をご覧ください。
注釈7: WSPを用いた開発環境についての詳細は、The Sound of Cadence Oct 2016 Vol.22をご覧ください。
注釈8: Trim Metal についての詳細は、The Sound of Cadence Feb 2017 Vol. 23 をご覧ください。

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